-
谢谢老师回复。我做的是RTL仿真，您说的方案把时间尺度改成纳秒也试过了，仍然没有波形出现，不知老师有没有曾经遇到过类似的情况，就是仿真卡死这样子。
我总觉得，即使是代码编的不合理或者有错误应该是仿真报错或者是仿真波形不是设计所需的，而不应该是完全没有啊？
-
老师好，情况是这样的，我以前编的都是比较简单的例子，仿真能出来结果。但是这次这个代码仿真出来是一直卡住的，break后发现停在状态机的模块上，而实际上状态机的模块代码是quartus里面的例子里的应该是没有问题的，而之所以停在那里应该是因为时钟没有产生。
我以为，即使是程序代码有问题，可是时钟是testbench产生的，为什么会没有呢？（我用以前的例子相同的方法仿真就能出结果，似乎不是仿真的打开方式不对的原因呐？）下面是我的testbench，请老师指点：
`timescale 1 ps/ 1 ps
module fir_vlg_tst();
reg clk;
reg clkx2;
reg [7:0] d;
reg newt;
reg reset;
// wires
wire follow;
wire [7:0] yn_out;
wire yvalid;
// assign statements (if any)
fir i1 (
// port map - connection between master ports and signals/registers
.clk(clk),
.clkx2(clkx2),
.d(d),
.follow(follow),
.newt(newt),
.reset(reset),
.yn_out(yn_out),
.yvalid(yvalid)
);
parameter X1_PREIOD=100;
initial
begin
clk=0;
forever
#(X1_PREIOD/2)clk=~clk;
end
initial
begin
clkx2=0;
forever
#(X1_PREIOD/4)clkx2=~clkx2;
end
initial
begin
reset=1;
#500 reset=0;
#100 newt=1;
d=8'h0;
end
always @(newt or clk)
begin
if (newt==1)
d=8'h3+d;
end
always @(clk or d)
begin
if (d>8'h50)
newt=0;
end
endmodule
-
我仿照quartus的FIR例子写了一个工程，想仿真看看结果，但是怎么弄都没波形出来，连时钟都产生不了，不知道为何。想知道到底是代码的问题还是testbench的问题还是modelsim设置的问题。求大神们帮我看一下吧。
先谢谢了，代码打包在附件里，testbench也在里面
-
另外，我看的是您翻译的《verilog HDL入门》（J.BHASKER）这本书，对于文件数据输入输出的部分讲的不是特别详细，不知道哪本书上有讲解这部分更详细些的内容呢？
-
谢谢，这个文本文件的含义是后缀名应当是.txt么？我是用记事本编辑的数据文件，但是把后缀名改成了.bin的。
-
谢谢~解决了。明白了。:kiss:
-
夏老师你好：我使用语句
initial begin
$readmemb("datawre.bin", w_re);
$readmemb("datawim.bin", w_im);
end
调用二进制文件的数据，寄存器定义的是
reg [7:0] w_re [0:15];
reg [7:0] w_im [0:15];
编译报错不能通过，不知道原因是什么呢？
文件内容如下：
0000_0000 0011_0001 0101_1010 0111_0101
0111_1111 0111_0101 0101_1010 0011_0001
0000_0000 1011_0001 1101_1010 1111_0101
1111_1111 1111_0101 1101_1010 1011_0001
-
明白了。也就是说，线网类的变量不需要专门去清零，仅需要对驱动它的寄存器清零就OK了，是吗？
-
谢谢。那么我在器件中应该怎样对线网变量进行清零操作呢？
-
谢谢夏老师
-
请问夏老师，我是个初学者，使用verilog编写FFT蝶形运算器时产生了一个困惑希望能得到解答：
就是verilog语言可以直接写出a=b*c这样的语句实现乘法；然而很多书中都有关于乘法器的描述，那么我在写代码的时候是要自己编写乘法器原件然后调用还是直接用a=b*c这样的呢？
另外，在乘法器的代码中，也有类似于a=b+c这样的语句，那么这样的加法为什么不是另外写一个加法器然后调用呢？
烦请指点迷津，谢谢！
[ 本帖最后由 gongdragon 于 2012-6-20 00:28 编辑 ]
-
用了非sp1的元件库，现在能用了。感谢论坛，感谢度娘，感谢迅雷。
-
感谢，我先下载个试试看好了。如果不行应该怎么解决呢
-
来个高手呗。
FPGA/CPLD