夏老师，您好。现在又有个问题想请教您。我在用QUARTUS 分配管教的时候，出现如下告警：Error: I/O standard LVDS on output or bidirectional pin tx_d_p[2] is not supported by the device at location B3 (PAD_535) -- only input pins of this I/O standard are allowed at this location        Info: Consider using I/O standard LVDS_E_3R or mini-LVDS_E_3R instead of LVDS for pin at location B3; board resistor(s) will be needed 是否FPGA的有些PAD只能分配为输入，是否可以更改一些设置让它支持输出？谢谢。

谢谢回复。输入的是一个I2S音频信号，与计数器是同源的，计数器在每个in_sclk减一，sign_cnt在计数器等于“09h"时加一，但是俩者都有跳变的情况。改成加法计数的话，好像问题就没有了。

夏老师，您好，我设计了一个减法计数器，每个CLK减1，但是我用SIGNALTAP抓波形看，有时候计数器的值会跳变（如图中in_sdata_cnt 从0A跳到0B)，综合报告看也没有时序方面的告警，请问这个是啥原因？谢谢。

夏老师：                   您好。我想请教一下，我有一个108M的时钟输入，经过FPGA bypass,即把输入时钟直接ASSIGN给输出，发现输出时钟变的很差，下降沿翻转缓慢，具体如附件的图，请问这是什么原因导致的，有什么解决的办法？谢谢。左为输入时钟，右为输出时钟

原帖由 夏宇闻 于 2012-1-15 01:20 发表 这个vo文件中自动生成的时间尺度定义改变了您在测试中第一句，即上面第一句的定义。所以下面默认的时间尺度都被改成了皮秒了，即ps等于1/1000ns 。可以得到结论：我的分析判断是正确的。刚看完电视世界末日2012，顺便 ...

是的。更改了VO中的timescale之后，现在后仿真的结果是正确的了。

原帖由 夏宇闻 于 2012-1-15 01:20 发表 这个vo文件中自动生成的时间尺度定义改变了您在测试中第一句，即上面第一句的定义。所以下面默认的时间尺度都被改成了皮秒了，即ps等于1/1000ns 。可以得到结论：我的分析判断是正确的。刚看完电视世界末日2012，顺便 ...

非常感谢夏老师的指导，这么晚了您还能回复我的帖子，让我很感动。本人现在还是个菜鸟，希望能在您的指导下，在2012”成长起来。也祝您在新的一年里：身体健康，工作顺利。

原帖由 夏宇闻 于 2012-1-14 21:40 发表 我从截图上看了a和b的变化持续时间只有200PS即0.2ns， PS是皮秒等于1/1000纳秒! 难道您没有认真读过我编写的书?

测试文件如下： `timescale 1ns/1ns `include "c:/modeltech_6.5g/examples/compare/compare.vo" module t; reg a,b; wire equal; initial   begin    a=0;    b=0; #100  a=0;b=1; #100  a=1;b=1; #100  a=1;b=0; #100  a=0;b=0; #100  $stop; end compare   m(.equal(equal),.a(a),.b(b)); endmodule a,b应该是持续200NS，而波形显示是持续200PS，所以我觉得这里的PS应该是NS才对，可能是我的仿真软件设置上有问题吧。

是的，如您所说，我是个初学者，想先学会仿真的方法，这样也可以验证一下自己写的程序是否正确。从a,b的波形来看，坐标轴的PS似乎是NS。

原帖由 夏宇闻 于 2012-1-13 07:02 发表 如果RTL仿真是正确的，很可能您的测试文件上的timescale没有定义，在后仿时用了网表中的皮秒级时间尺度，信号变化太快，所以无输出。做对后告诉我一声。

前仿真结果是正确的。后仿真的VO文件和SDO文件和TEST文件，我把时间单位都改为了NS，可是equa依然是一条红线。 另外还有一个问题，在TEST文件中使用 include“./compate.v" 编译的时候总是报错，只有把源文件的详细路径include进去，才可以编译，而且工程中添不添加源文件，好像仿真结果都是一样的。

原帖由 夏宇闻 于 2012-1-11 19:21 发表 综合后的网表文件，扩展名在Quartusll上是.vo，产生了吗?如果产生了您可以用文本编辑器打开该文件读一下，该模块用到哪些元件和实例，再看这些元件和实例的仿真模型库是否都在Modelsim的搜索路径上。您是否检查过M ...

把SDO文件和MODELSIM工程文件放在一个文件夹后，仿真可以进行了，但是显示的结果不对。源代码是想比较a,b的大小，相等则equal为高，否则为低，结果显示中equal如截图，不知道是什么地方出了问题？

感谢回复。在用QUARTUS综合的时候，选择的是Stratix器件，在MODELSIM中新建了一个库，将stratix.atoms编译里进来，并且后仿的时候ADD了这个库，感觉不像是资源库没有LOAD。

关于MODELSIM后仿真 夏老师：              您好。有一个问题想请教一下您。我在用MODELSIM进行时序仿真的时候，总是出现以下的错误提示， # Loading C:/modeltech_6.5g/sim.stratix_and1 # Loading C:/modeltech_6.5g/sim.stratix_mux21 # Loading C:/modeltech_6.5g/sim.stratix_asynch_io # Loading C:/modeltech_6.5g/sim.stratix_lcell # Loading C:/modeltech_6.5g/sim.stratix_asynch_lcell # Loading C:/modeltech_6.5g/sim.stratix_lcell_register # Loading instances from C:/altera/10.0/simulation/modelsim/we_v.sdo # Loading timing data from C:/altera/10.0/simulation/modelsim/we_v.sdo # ** Warning: (vsim-SDF-3445) Failed to parse SDF file "we_v.sdo". #    Time: 0 ps  Iteration: 0  Region: /t  File: C:/altera/10.0/cc/test.v # Error loading design 警告提示时序文件不能解析，而我在用QUARTUS进行综合的时候，出现了警告说 Warning: Classic Timing Analyzer will not be available in a future release of the Quartus II software. Use the TimeQuest Timing Analyzer to run timing analysis on your design. Convert all the project settings and the timing constraints to TimeQuest Timing Analyzer equivalents. 是不是因为这个，所以后仿真无法进行，另外如何防止这个问题出现，谢谢。