谢谢，我再仔细看看

原帖由 夏宇闻 于 2012-5-9 21:10 发表 我看不懂您的问题。既然调节电源旋钮，应该用手旋转，不可能是微秒级的，这个过程大约有几个毫秒到几十或几百毫秒，应该可以多次采样，采样频率足够快的话，可以采得电压从1v到5v的变化全过程，如果很慢只能采到调 ...

谢谢夏老师，我后来仔细看了ad的datasheet，知道该怎么做了。 请问夏老师，我学习fpga也做了一些实验和小项目，verilog也比较熟悉了，再深入学习的话是不是要多看看通信类的书籍？ 我是学计算机的，总觉得自己在最基本的原理方面还有欠缺。

原帖由 loganhe 于 2012-5-5 15:17 发表 --- 学生的看法，不是太清楚您的需求。是不是要监控调节时的电源电压变化？如果要测多次，是否可以采用高速的AD采样？ 不过，电子器件的速度比人的速度应该要快很多。手调节电源旋钮，一般多需要近几百ms. AD可 ...

谢谢您的提醒，我之后看了ad芯片的datasheet，采样频率是ms级的，是可以满足采样的。 我也是一个新手，还需要多补补理论知识，呵呵。

夏老师，请问在做AD采样的时候，调节电源旋钮，例如从1v到5v过程中的瞬间电压值AD只能采到1次，请问这些瞬间值如何滤波减少误差呢？ 像均值滤波，1阶RC滤波等方法都是对稳定不变的电压起到滤波作用，可以用到这里吗？

夏老师好，用quartus里面的宏模块做前仿真的时候是需要实例化生成的.v文件的，可是我仿真浮点加减法模块的时候遇到了下面的问题：.v文件位宽和设置的不一样，而且信号还是多的，这是怎么回事啊？.v文件module test_altbarrel_shift_1qd(aclr,clk_en,clock,data,distance,result)/* syntheis synthesis_clearbox=1 */;input aclr;input clk_en;input clock;input [25:0] data;input [4:0] distance;output [25:0] result;我设置的dataa[31..0]datab[31..0]clockresult[31..0]

呵呵。看了前面几楼都在讨论行业发展趋势，对于我这样刚入门的初学者实在没有什么见解参与讨论。我觉得大家学习FPGA，除了1个月挣多钱外，主要还是看兴趣吧，是出于对于这个行业的喜爱，能够享受解决问题的快乐。谢谢夏老师无私得为我们这些后辈指点技术

原帖由 夏宇闻 于 2012-2-22 06:31 发表 用乘法和加法，也就是用矩形法或梯形法或其他方法来计算。具体算法、计算步长、速度和精度等看工程需求。具体问题具体解决。

谢谢夏老师！

夏老师您好！请问您，如何用verilog实现积分运算呢？

在帖子里向夏老师请教了不少问题. 临近春节,给夏老师拜个早年啦!:congratulate:

夏老师好,请问您我在用modelsim做前仿真的时候,需要用到pll做时钟分频. 在quartus里设置的输入时钟是100m,可是实际在modelsim里用100m的话输出 时钟是不定态,红x,用输入50m的时钟就可以.请您分析这是什么原因呢? 库文件我都加进去了,设置也都检查过了.谢谢您.

好的，谢谢夏老师！ 现在像您这样具有很高水平而又乐于分享自己知识经验的老师太难得了，这帖从开头到现在的700多楼您都是有问必答，而且每个回贴内容都详细、严谨，能坚持下来真不容易，再次感谢您对我们这些年轻人的指点！谢谢。

原帖由 夏宇闻 于 2011-11-17 21:49 发表 我经常用$Readmemb等系统任务来调试。如果存贮单元不用综合，布局后的时序仿真仍旧可以Memory的虚拟模型，如果存贮单元是FPGA片内嵌的存贮器，做布局布线后的时序仿真需要调用宏组件库中的memory模型，且该存贮器 ...

好的.谢谢您. 还有1个问题麻烦您,就是用100m的时钟给一个内部定义的寄存组复位的话,时序仿真的时候总有几位复位不上, 一直找不出原因出在哪里.但是用50m的时钟就没有问题了.

原帖由 夏宇闻 于 2011-11-4 05:54 发表 余数很容易求。a%b就可以算出余数。

十分感谢夏老师.请问您在以前的工程中是否遇到过这样的问题,需要把代码内定义的存储器,比如reg [2:0] mem[7:0], 在做时序仿真的时候需要在modelsim的wave窗口里显示出来以供观察. 前仿的时候是可以调到波形图里的,或者用$display任务. 但是时序仿真的对象是网表文件,这如何处理呢? 还有其他一些综合后优化掉的信号,调用起来除了顶层的端口信号, 其他的也很难找.我用的软件是quartusII,期待您的指点.  

夏老师，请问您Altera的除法器IP核怎么能实现模运算呢？我看到配置里面只有result一个输出，没有设置余数的端口。谢谢！

原帖由 夏宇闻 于 2011-10-11 15:57 发表 我认为不能算是异步时钟，因为这几个时钟的相位关系是稳定的，因为它们源于同一石英晶体。而异步时钟是由不同石英晶体产生的。它们之间即使频率相同，也不可能有稳定的相位关系。

谢谢夏老师!

呵呵，非常感谢夏老师您给我们初学者孜孜不倦的解答！ 再问您一下PLL分频后的时钟和全局时钟相比也应该算做异步时钟吧？

请问夏老师,在FPGA中,采用多个时钟(PLL分频或倍频)去写代码,和统一采用全局时钟写,在电路结构和时序方面有什么区别,采用那一种方式比较好?

谢谢您让我了解了这么详细的设计步骤，现在知道从哪入手了，祝老师天天快乐！:)

谢谢，我试试看吧。

谢谢夏老师。我按照您指导的去做了，用quartus的MagWizardplugin工具能够调用IP MegaStore / interfaces and Peripherals / Memory Controllers /ddr sdram controller，需要去官网申请的，可是它的功能应该是控制板上的sdram读写，我要写的应该也是这部分代码，我可以参考它去写。如果测试sdram的话，就是在modelsim里如何测试我写的sdram控制器呢？我是初学者，有好多的基本概念没有搞得很清楚，请夏老师见谅