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1. 时钟偏斜大于数据延迟在Quartus II 9.1 如何修改 7/3344 FPGA/CPLD 2012-05-28
  
  该怎么办呢
2. 时钟偏斜大于数据延迟在Quartus II 9.1 如何修改 7/3344 FPGA/CPLD 2012-05-28
  
  图是可以看见的啊，主要是时钟偏斜大于数据延迟了，不符合时序要求
3. 时钟偏斜大于数据延迟在Quartus II 9.1 如何修改 7/3344 FPGA/CPLD 2012-05-28
  
  是的啊，应该是数据延迟小于时钟偏斜，但是我设计的仿真结果是时钟偏斜大于数据延迟，我看了一些资料，知道原因，但是不知道怎么去修改它啊
4. 有哪位高手用Quartus调用过FFT的IP核啊 2/3534 FPGA/CPLD 2012-03-01
  
  同问题是
5. 【FIFO】【高清】【抢先下载】 957/103149 FPGA/CPLD 2012-03-01
  
  谢谢分享，好东西哦
6. 【FIFO】【高清】【抢先下载】 957/103149 FPGA/CPLD 2012-03-01
  
  谢谢分享，FPGA不懂的东西太多了
7. 【设计工具】《深入浅出玩转FPGA》PDF 光盘资料 2775/218056 FPGA/CPLD 2012-03-01
  
  正在学啊，谢谢分享，下载下来看看
8. FPGA实现FFT/IFFT的verilog程序 14/12008 FPGA/CPLD 2012-02-27
  
  是吗，你有这方面的经验吗
9. FPGA实现FFT/IFFT的verilog程序 14/12008 FPGA/CPLD 2012-02-27
  
  用IP核就什么都不用做了:)
10. Quartus II的用法 2/2711 FPGA/CPLD 2012-01-06
  
  谢谢，我刚学的，希望以后与你多交流
11. 步进频率信号 4/2822 FPGA/CPLD 2011-12-29
  
  恩，谢谢啊，我是需要好好学习呢，对很多东西都还不了解
12. verilog实现循环加法 4/6359 FPGA/CPLD 2011-12-29
  
  是吗，我好好看看吧，谢谢你的意见
13. 各种DDS基本程序 21/6040 单片机 2011-12-16
  
  谢谢分享，最近正研究这东西
14. FPGA实现DDS(verilog) 50/10194 FPGA/CPLD 2011-12-16
  
  你有用FPGA实现DDS相关的资料吗，我最近正在看这方面的东西，可以交流一下啊
15. 步进频率信号 4/2822 FPGA/CPLD 2011-12-15
  
  恩，比如说我想每个频率持续100个单位时间，然后频率就要改变，这个应该怎么办
16. 【FIFO】【高清】【抢先下载】 957/103149 FPGA/CPLD 2011-12-13
  
  谢谢分享，前段时间还在研究这个问题呢
17. 关于FPGA设计资源整和积累问题 61/27216 FPGA/CPLD 2011-12-12
  
  最好按类分好，强烈期待中
18. FPGA和DSP团购 20/5836 为我们提建议&公告 2011-12-04
  
  我们会努力
19. 提问的智慧（图解）——送给那些懒得看文字的人 384/119634 为我们提建议&公告 2011-12-04
  
  :Laugh:
20. writing_testbenches_2rd 好书分析 453/58352 FPGA/CPLD 2011-10-21
  
  谢谢分享诶

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