挂在天边的鱼

动态 发布 点评 好友 关于
  • 主题 回复 课程 资料 参考设计 电路图 文章 博客
    1. 从D触发器的逻辑结构说明建立时间和保持时间 4/3582 FPGA/CPLD 2011-09-28
      贴子太长了只能这么弄了，不方便看的可以到博客里面去看，我同步过去了..
    2. 从D触发器的逻辑结构说明建立时间和保持时间 4/3582 FPGA/CPLD 2011-09-28
      从上面的分析可以知道,输入信号D是在CP=0的时刻，经过与G5和G6两个与非门的延迟Tsu之后才传输到Q5和Q6端的，然后再CP跳变为1的时候被锁存到输出端的. 我们假设Tsu=5ns,如果D输入信号在CP跳变为1之前4ns(Tsu的时间里准备好,触发器才能将数据锁存到Q输出端口，也就是所说的要保证信号的建立时间. 在CP跳变为1之后，Q5和Q6的信号要经过G3和G4两个与非门的延迟(Thd)才能传递到Q3和Q4,构成SR锁存器之前的D输入的阻塞，保证在CP=1是输入数据变化不会影响锁存结果。 我们假设Thd=5ns，如果D输入信号在CP跳变为1之后5ns内发生跳变，因为此时Q3和Q4还没发生变化，均为’1’，Q5和Q6的状态将会发生跳变。在CP=1的时刻，Q3和Q4跟随Q5、Q6的改变也发生跳变,末端SR锁存器的输出Q也发生跳变，造成输出结果不对。   也就是说在CP跳变为1之后的Thd时间内，D信号不能发生变化，也就是所说的要保证信号的保持时间（Thd）。 以上是小弟今天重温数电的时候的一点小看法，有什么不足的或不对的，希望各位大神不吝赐教！
    3. 谁有synplify pro啊？ 3/2800 FPGA/CPLD 2011-09-25
      在线等
    4. 一道测试题 教你一个终身受用的小哲理 780/84672 工作这点儿事 2011-09-24
      把车给医生让他带老人去医院，自己留下来陪女孩...
    5. 推荐一个超好的FPGA设计文档 367/57102 FPGA/CPLD 2011-09-23
      下载回复光荣
    6. FPGA最小系统设计 1/3157 FPGA/CPLD 2011-09-22
      连接管脚,可能引入了容性负载吧..
    7. 一款不错的VHDL和Verilog转换软件 61/20250 FPGA/CPLD 2011-09-22
      挺好使得一款软件，不过书写风格不敢苟同，以前用过3.4的，不知道4.0的怎么样
    8. verilog中异步复位模块中时钟信号的判断 10/6949 FPGA/CPLD 2011-09-22
      版主的解释很到位啊...小弟谢过了...
    9. verilog中异步复位模块中时钟信号的判断 10/6949 FPGA/CPLD 2011-09-22
      eeleader 的说法有点意思，我自己综合了一下，工具还会把clk当时钟，然后用一个比较复杂的组合逻辑电路，通过置位的方式来实现count
    10. 逻辑综合器的故事 21/16968 FPGA/CPLD 2011-09-20
      有意思啊，但是先synplifyPro用的人还是挺多的啊，楼主还有后续吗？期待啊...
    11. FPGA设计者的5项基本功 212/67634 FPGA/CPLD 2011-09-20
      掌握基本功以后，就可在时序约束，fpga布局布线，资源优化，提高资源利用率这些方面下功夫了..
    12. FPGA设计者的5项基本功 212/67634 FPGA/CPLD 2011-09-20
      楼主说的很好啊
    13. writing_testbenches_2rd 好书分析 453/55332 FPGA/CPLD 2011-09-20
      下来看看..
    14. 大规模使用加法器代码优化 6/4704 FPGA/CPLD 2011-09-20
      多组相同的逻辑例化，用generate以及for循环吧...
    15. VHDL编程问题，请高手指点一二 10/5381 FPGA/CPLD 2011-09-20
      9楼的程序改成： process(cntreset,clk) begin if cntreset='1' then --上升沿清零    count
    16. wire型和reg型的一点小疑惑 9/4418 FPGA/CPLD 2011-09-16
      verilog编程中 wire型：1.模块间互连         2.assign语句 reg型：always语句        initial语句(仿真)
    17. ModelSim中自带一个例子的疑问 10/4282 FPGA/CPLD 2011-09-16
      fuction部分是用于仿真的仿真模型，从函数的角度告诉你加法器的实现，function部分的代码是不可综合的，只能用于仿真.实现功能仿真而已
    18. wire型数据与reg型数据的区别 12/7210 FPGA/CPLD 2011-09-16
      Verilog的编写中，wire型一般用于:模块间信号互连，assign语句； reg型一般用于always模块的组合逻辑和时序逻辑.
    19. ise和ekd联合开发问题 4/3568 FPGA/CPLD 2011-09-16
      在里面加一个IBUF就可以用chipscope查看了,ibuf的调用ise的程序模板里面有

最近访客

< 1/1 >

统计信息

已有740人来访过

  • 芯积分：--
  • 好友：--
  • 主题：4
  • 回复：19

留言

你需要登录后才可以留言 登录 | 注册

现在还没有留言

推荐博文