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1. 【设计工具】《Xilinx 可编程逻辑器件的高级应用与设计技巧》 16/5386 FPGA/CPLD 2012-08-11
  
  楼主怎么少了很多章节的？？:funk: 求再上传
2. 【设计工具】《Xilinx 可编程逻辑器件的高级应用与设计技巧》 16/5386 FPGA/CPLD 2012-08-11
  
  楼主辛苦了！代表国务院谢谢您
3. VxWorks基本概念及常见问题 376/132065 实时操作系统RTOS 2012-07-29
  
  刚学习，看看
4. Cadence Allegro PCB 设计详细教程（更新中） 373/94249 PCB设计 2012-04-19
  
  如题
5. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/763010 FPGA/CPLD 2012-03-27
  
  夏老师，你好，有个问题请教您，FPGA可不可以直接赋初值的？例如： SIGNAL S_STATUS_COM0 : STD_LOGIC:='0'; SIGNAL S_STATUS_COM1 : STD_LOGIC:='0'; SIGNAL S_CRC300_COM0 : STD_LOGIC:='1'; SIGNAL S_CRC300_COM1 : STD_LOGIC:='0'; SIGNAL S_CMD300_COM0 : STD_LOGIC:='0'; SIGNAL S_CMD300_COM1 : STD_LOGIC:='0'; 我觉得不行，但我同事说可以，抓波形看也是可以的.
6. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/763010 FPGA/CPLD 2012-03-05
  
  夏老师，您好！FPGA通常有3.3V、2.5V、1.2V，他们的上电时序有先后顺序吗？是不是先要核电压先起动，然后才能上I/O口电压啊？谢谢老师
7. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/763010 FPGA/CPLD 2011-08-07
  
  谢谢夏老师指点
8. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/763010 FPGA/CPLD 2011-07-29
  
  Write_start: if(FF == 0) shift_head;就是进shift_head的条件为FF == 0；但是 head_bit: if(SCL) begin FF
9. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/763010 FPGA/CPLD 2011-07-28
  
  夏老师，您verilog数字系统设计教程里面第八章那个I2C的例子，我有一点不太理解的：好像里面有个head-end状态根本无法到达。
10. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/763010 FPGA/CPLD 2011-07-20
  
  夏老师，状态机运行时经常会跑飞，复位状态机以后又可以正常。大概有什么原因呢？
11. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/763010 FPGA/CPLD 2011-07-20
  
  夏老师，经常看到四种fpga设计思想：乒乓操作、串并转换、流水线操作、数据接口同步化，看说明没有例子不太容易理解，能否给些简单的例子说明一下呢？谢谢老师

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