对了，就是这个意思。你挺厉害呀

内部是一个十进制的计数器，而且是带有同步使能和异步清零信号的。但是不知道输出是在做什么啊

哦，之前没有试过这个办法，谢谢夏老师！

好书

有一个串并转换的程序，仿真延时很大，影响其他模块的显示效果，不知道应该怎样去掉延时，能不能帮忙看一下？ library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity chuanbing is port(data:in std_logic;--输入的m序列 rst1:in std_logic;--yibu qingling clk:in std_logic; qout:out std_logic_vector(3 downto 0));--输出的分组序列 end chuanbing; architecture bhv of chuanbing is signal dout:std_logic_vector(3 downto 0); begin process(rst1,clk) is variable count:integer:=0; begin if rst1='1' then qout<="0000"; count:=0; elsif clk'event and clk='1' then case count is when 3=>dout(0)<=data; qout<=dout; count:=0; when others => dout(0)<=data; count:=count+1; for i in 3 downto 1 loop dout(i)<=dout(i-1); end loop; end case; end if; end process; end bhv;

不错

谢谢了，目前我就是故意破坏源码，检验了一下，能正确译码了。请问你对FPGA了解吗？我还有一些其他的问题解决不了，或者能不能推荐几有关的主页呢？