谢谢 美女 O(∩_∩)O~

有了 呵呵

回帖还要审核吗，我刚才辛辛苦苦写的回帖怎么不见了 :puzzle:

上午和楼主交流过了，后来又想了一下，可以这样编译：  因为quartus每次调用modelsim都是先执行quartus工程创建的 xxxxx_run_msim_rtl_verilog.do (xxxxx为你的quartus工程名)，    打开xxxxx_run_msim_rtl_verilog.do  其中对于库的编译代码(以altera_ver 为例)： vlib verilog_libs/altera_ver （创建）vmap altera_ver ./verilog_libs/altera_ver （映射）vlog -vlog01compat -work altera_ver {d:/fpga/altera/91/quartus/eda/sim_lib/altera_primitives.v}（编译） ........ ........ vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L cycloneiii_ver -L rtl_work -L work -voptargs="+acc"   1.可以将 创建 映射 编译 三行删除， 将vsim行 altera_ver 该为 altera 即你已经编译的库  2.如果已经quartus调用modelsim 产生了 altera_ver 库，只需将 编译 行删除即可   修改代码后在modelsim中执行 do  xxxxx_run_msim_rtl_verilog.do 即可   PS：自己编的库最好不要Verilog 与VHDL 混在一起 我的出过错 不知道为什么   我想quartus中肯定有地方可以设置 不过没找到   http://bbs.eetop.cn/thread-267691-1-1.html 中5楼的回答也没有看懂 ，希望有谁知道说一下，就不用浪费时间了