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1. Altera的时序约束问题 8/8492 FPGA/CPLD 2011-01-13
  
  是指两个上升沿之间的时间间隔，在7.5ns到8.5ns之间
2. 用PLL产生180度的时钟有问题 11/5779 FPGA/CPLD 2010-12-28
  
  嗯，好，谢谢
3. 用PLL产生180度的时钟有问题 11/5779 FPGA/CPLD 2010-12-27
  
  我抓了两张图，分别是c0和c1的配置参数.
4. 用PLL产生180度的时钟有问题 11/5779 FPGA/CPLD 2010-12-26
  
  相位差还是比较大的，62.5M的时钟周期是16ns，但相位差是10ns多
5. 用PLL产生180度的时钟有问题 11/5779 FPGA/CPLD 2010-12-26
  
  DPLL U_DPLL( .inclk0 (clk_62M ),//模块的输入时钟-62.5MHz .c0 (clk_125M),//倍频后的输出时钟-125MHz .c1 (clk_62M_inv),//反向后的输出时钟-62.5MHz .locked (locked ) ); DPLL用的是Quartus II中的I/O中的ALTPLL。谢谢
6. 用PLL产生180度的时钟有问题 11/5779 FPGA/CPLD 2010-12-26
  
  这是图片，谢谢

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