pwm就可以，完全没问题～ 之前电子竞赛做过pwm的乒乓球游戏，直接看时域还是挺好的

:funk: 好吧，回复个

关键还是理解吧，verilog里面的for语句只是让代码更简洁些 电路的规模需要自己把握，就像前面的例子里面，对一大把网线进行有规律的赋值那是再方便不过了，比方如果你本身就是要做20个类似的模块，用for就能有效的减少代码量....你们认真看看我的例子大概也就知道了 就这样了.....

原帖由 eeleader 于 2011-7-11 08:59 发表 回复emukwok:    你说的是事实吗?    我怎么看到的for语句都不能综合啊!

当然是可以综合的，理解了不用错就行，我自己在写RTL时是大量使用的.....

首先，for语句是可以综合的， 其次，在描述电路时用for语句一般是为了使代码更简洁，verilog里面的for并不是C或其他里面的循环 一个简单的例子 always@(*) begin   for(i = 1; i < 10; i = i + 1)      begin A[i] = B[9-i];        end end复制代码 就是令A[0] = B[9], .......A[9] = B[0] [ 本帖最后由 emukwok 于 2011-7-8 15:40 编辑 ]