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由开关控制模块是否启动，结果开关驱动芯片烧了，每次读入的开关状态都是错误的。
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夏前辈您好，我在基于FPGA开发数字系统过程中遇到了如下情况：
1、我使用同样的VHDL程序，同样的芯片型号，同样的电路板，在多数板子上跑都是正常的。
2、在一块板上跑了几次，程序正常。后来拨动了几下开关，就发现有些管脚的输出不正常了，重启几次也一样。然后我简单修改了一下程序，在顶层直接给这些管脚赋值，发现输出也正常。
依您的经验，这是那块出了问题，会不会是我的程序写的不好？晚辈谢谢了先！
[ 本帖最后由 innerpeace 于 2012-10-29 10:44 编辑 ]
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不全啊
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哇，感谢版主热心帮助。您那有74电路的资料吗，或是发个链接。不知74电路哪里是我要看的重点啊！
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建议将项目规划形成文档，附上来。因为网页上的内容好像有点乱。
有更详细的计划就更好了。
加油，鼎力支持。
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其实我是有点彪，让您见笑了！一起学习！
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我跟一网友请教，他说我先做个51的核，他说这个是简单的了。
我是什么都不懂的，现在就是乱看。
版主是个高手，恳请给予指点啊！
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首先谢谢您的解答。
但不太理解什么叫做“准确的定义”。
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那作为FPGA工程师，哪些素质是最重要的呢？
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夏老师注意身体。不过学生在这里提个建议。
夏老师有思想、有经验、有方法，这些东西应该形成书籍，这是大家都很期待的。但是老师身体也不能忽视。那么，学生建议夏老师组织一些年轻人，来帮您做这件事儿。您不必亲力亲为，只需将你的idea告诉他们，让他们来完成，您就组织组织、把把关。 年轻人身强力壮，工作起来效率也高，从中还能学到不少东西，又帮老师完成了这么有意义的事儿，多美好啊！ 以夏老师的威望，这一举动一旦发起，必然一呼百应。
祝老师身体健康！
[ 本帖最后由 innerpeace 于 2012-5-12 20:34 编辑 ]
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多谢夏老师教诲，学生谨记在心！
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谢谢夏老师这么耐心。可是读了两三遍了。最近就刚刚读过一遍。
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夏老师，我太笨了，还是不明白为什么把基于VHDL或verilog的设计称为RTL级设计。VHDL或verilog的哪些地方体现了他是RTL级设计？
[ 本帖最后由 innerpeace 于 2012-5-7 23:16 编辑 ]
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多谢啦，我试试！
你这是verilog吧？我用的是VHDL。
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前辈通常都不用integer类型做输入输出吗？ 那说明我看这边巴西人出的书很不给力啊，好多例程都是用了integer做输入输出。
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谢谢老师！
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夏老师，您好！我是个初学者。我一直对RTL级这个概念比较晕，为什么把基于VHDL或verilog的设计称为RTL级设计？语言的描述及编程怎么和寄存器传输相关联起来的？谢谢！
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夏老师您好，您为什么只用modelsim做仿真？相比于quartus或ISE自带的仿真器，modelsim的优势有哪些？我们如何利用这些优势？
祝老师身体健康，天天开心！
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entity no_declaration_test is
port(
inp : IN BIT;
outp : OUT BIT
);
end no_declaration_test;
architecture Behavioral of no_declaration_test is
begin
outp
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找到了一点原因。就是先前，当我的输入输出为BIT或BIT_VECTOR型时，便会出现上面的错误；后来改成STD_LOGIC就没有错误了。
但是BIT不是可以综合的吗，怎么仿真都不行呢？
FPGA/CPLD