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1. 版主,,这个程序老编译不过去 23/9287 FPGA/CPLD 2010-04-29
  
  我估计程序可能要修改下,,那个奇数和偶数都可以分频的程序应该说难度还要大点,,可是防真没任何问题,,,,
2. 版主,,这个程序老编译不过去 23/9287 FPGA/CPLD 2010-04-29
  
  上面论坛上的这个程序应该说复杂一些,,防真都过了,,所以这个程序应该是什么地方要修下才好
3. 版主,,这个程序老编译不过去 23/9287 FPGA/CPLD 2010-04-29
  
  因为我用是XINLIN的芯片,,,网上下的很多程序编译防真都可以过的了,,所以这个程序我也想防真过去,,老卡住
4. 版主,,这个程序老编译不过去 23/9287 FPGA/CPLD 2010-04-29
  
  那版主可以具体帮我下不?麻烦
5. 版主,,这个程序老编译不过去 23/9287 FPGA/CPLD 2010-04-29
  
  library ieee; use ieee.std_logic_1164.all; entity clk_div is generic(n:integer:=2);--n的值是要分频的系数，n>=2 port (clock : in std_logic:='0'; clk_out : out std_logic); end clk_div; architecture sea of clk_div is signal temp : std_logic:='0'; begin process(clock,temp) variable a,a1,a2 : integer range 0 to n; variable temp1,temp2 : std_logic:='0'; begin if (n rem 2)=1 then if rising_edge(clock) then if a1=n-1 then a1:=0;temp1:='0'; elsif a1=((n+1)/2-1) then temp1:='0';a1:=a1+1; end if; end if; if falling_edge(clock) then if a2=n-1 then a2:=0;temp2:='0'; elsif a2=((n+1)/2-1) then temp2:='0';a2:=a2+1; end if; end if; temp
6. 版主,,这个程序老编译不过去 23/9287 FPGA/CPLD 2010-04-29
  
  版主程序编译过了防真不过去...哪个地方有问题?/
7. 版主,,这个程序老编译不过去 23/9287 FPGA/CPLD 2010-04-29
  
  我自己编写的就是功能少了2分频和原样输出,,所以交差不了,,,
8. 版主,,这个程序老编译不过去 23/9287 FPGA/CPLD 2010-04-29
  
  还有个问题就是编译过了,,仿真过不了,,, ERROR:HDLCompiler:488 - "D:/pyytszy/pyyy/pppp.vhd" Line 68: Illegal identifier : _period ERROR:HDLCompiler:488 - "D:/pyytszy/pyyy/pppp.vhd" Line 70: Illegal identifier : _process ERROR:HDLCompiler:488 - "D:/pyytszy/pyyy/pppp.vhd" Line 73: Illegal identifier : _period ERROR:HDLCompiler:488 - "D:/pyytszy/pyyy/pppp.vhd" Line 75: Illegal identifier : _period ERROR:HDLCompiler:488 - "D:/pyytszy/pyyy/pppp.vhd" Line 85: Illegal identifier : _period Analyzing VHDL file "D:/pyytszy/pyyy/netgen/fit/FRE_DIV1_timesim.vhd" into library work Analyzing VHDL file "D:/pyytszy/pyyy/pppp.vhd" into library work ERROR:HDLCompiler:806 - "D:/pyytszy/pyyy/pppp.vhd" Line 68: Syntax error near constant. ERROR:HDLCompiler:488 - "D:/pyytszy/pyyy/pppp.vhd" Line 68: Illegal identifier : _period VHDL file D:/pyytszy/pyyy/pppp.vhd ignored due to errors ERROR:HDLCompiler:841 - "D:/pyytszy/pyyy/pppp.vhd" Line 68: Expecting type void for . ERROR:HDLCompiler:488 - "D:/pyytszy/pyyy/pppp.vhd" Line 70: Illegal identifier : _process ERROR:HDLCompiler:806 - "D:/pyytszy/pyyy/pppp.vhd" Line 72: Syntax error near
9. 版主,,这个程序老编译不过去 23/9287 FPGA/CPLD 2010-04-29
  
  刚才编译可以了..真好人也..我想问下这个只能实现偶数分频的吧??
10. 高人可以帮我看下我的这个拨码开关程序老有点小我问题,,十万火急 17/9107 FPGA/CPLD 2010-04-29
  
  版主两个问题请教 1.可以满足你的任意数分频是奇数偶数都可以?? 2.上面这个程序我在ISE中编译老抱错误,,,而我在其他程序一贴上去就编译通过,,可以帮我查下不??应该不是名字的问题
11. 高人可以帮我看下我的这个拨码开关程序老有点小我问题,,十万火急 17/9107 FPGA/CPLD 2010-04-29
  
  --程序名：任意整数分频，占空比为50% --**************************************-- library ieee; use ieee.std_logic_1164.all; entity clk_div is generic(n:integer:=2);--n的值是要分频的系数，n>=2 port (clock : in std_logic:='0'; clk_out : out std_logic); end clk_div; architecture sea of clk_div is signal temp : std_logic:='0'; begin process(clock,temp) variable a,a1,a2 : integer range 0 to n; variable temp1,temp2 : std_logic:='0'; begin if (n rem 2)=1 then if rising_edge(clock) then if a1=n-1 then a1:=0;temp1:='0'; elsif a1=((n+1)/2-1) then temp1:='0';a1:=a1+1; end if; end if; if falling_edge(clock) then if a2=n-1 then a2:=0;temp2:='0'; elsif a2=((n+1)/2-1) then temp2:='0';a2:=a2+1; end if; end if; temp
12. 高人可以帮我看下我的这个拨码开关程序老有点小我问题,,十万火急 17/9107 FPGA/CPLD 2010-04-29
  
  奇数偶数都可以分频,,对应拨码开关的输入,,麻烦了
13. 高人可以帮我看下我的这个拨码开关程序老有点小我问题,,十万火急 17/9107 FPGA/CPLD 2010-04-29
  
  二进制分频系数 00000000 1 00000001 2 00000010 3 一直到 11111111 256
14. 高人可以帮我看下我的这个拨码开关程序老有点小我问题,,十万火急 17/9107 FPGA/CPLD 2010-04-29
  
  我实验了一下,,还是不行...
15. 高人可以帮我看下我的这个拨码开关程序老有点小我问题,,十万火急 17/9107 FPGA/CPLD 2010-04-29
  
  eeleader高人,,你给那个程序编译的时候抱些错误,,可以帮我看下不??在ISE里面,,十万着急
16. 高人可以帮我看下我的这个拨码开关程序老有点小我问题,,十万火急 17/9107 FPGA/CPLD 2010-04-29
  
  版主麻烦下,,可以把 11111111 原样输出 11111110 2分频 11111101 4分频 11111100 6分频依次类推一直到00000000 都编写下不??我才入门不会非常着急
17. 高人可以帮我看下我的这个拨码开关程序老有点小我问题,,十万火急 17/9107 FPGA/CPLD 2010-04-29
  
  Determining compilation order of HDL files ERROR:HDLCompiler:1206 - "D:/pyytszy/pyy/ppp.vhd" Line 11: Syntax error near '拢' ERROR:HDLCompiler:1206 - "D:/pyytszy/pyy/ppp.vhd" Line 11: Syntax error near '拢' ERROR:HDLCompiler:1206 - "D:/pyytszy/pyy/ppp.vhd" Line 11: Syntax error near '漏' ERROR:HDLCompiler:1206 - "D:/pyytszy/pyy/ppp.vhd" Line 11: Syntax error near '拢' ERROR:HDLCompiler:1206 - "D:/pyytszy/pyy/ppp.vhd" Line 11: Syntax error near '禄' Analyzing VHDL file "D:/pyytszy/pyy/ppp.vhd" into library isim_temp Sorry, too many errors.. ERROR:HDLCompiler:806 - "D:/pyytszy/pyy/ppp.vhd" Line 11: Syntax error near 拢. ERROR:HDLCompiler:374 - "D:/pyytszy/pyy/ppp.vhd" Line 14: Entity is not yet compiled. ERROR:HDLCompiler:69 - "D:/pyytszy/pyy/ppp.vhd" Line 15: is not declared. ERROR:HDLCompiler:806 - "D:/pyytszy/pyy/ppp.vhd" Line 16: Syntax error near BGEGIN. ERROR:HDLCompiler:806 - "D:/pyytszy/pyy/ppp.vhd" Line 20: Syntax error near THEN. ERROR:HDLCompiler:69 - "D:/pyytszy/pyy/ppp.vhd" Line 21: is not declared. ERROR:HDLCompiler:806 - "D:/pyytszy/pyy/ppp.vhd" Line 22: Syntax error near ELSE. ERROR:HDLCompiler:69 - "D:/pyytszy/pyy/ppp.vhd" Line 23: is not declared. ERROR:HDLCompiler:806 - "D:/pyytszy/pyy/ppp.vhd" Line 24: Syntax error near IF. ERROR:HDLCompiler:69 - "D:/pyytszy/pyy/ppp.vhd" Line 28: is not declared. ERROR:HDLCompiler:69 - "D:/pyytszy/pyy/ppp.vhd" Line 32: is not declared. ERROR:HDLCompiler:69 - "D:/pyytszy/pyy/ppp.vhd" Line 34: is not declared. ERROR:HDLCompiler:69 - "D:/pyytszy/pyy/ppp.vhd" Line 33: is not declared. ERROR:HDLCompiler:69 - "D:/pyytszy/pyy/ppp.vhd" Line 36: is not declared. ERROR:HDLCompiler:69 - "D:/pyytszy/pyy/ppp.vhd" Line 35: is not declared. ERROR:HDLCompiler:69 - "D:/pyytszy/pyy/ppp.vhd" Line 31: is not declared. ERROR:HDLCompiler:69 - "D:/pyytszy/pyy/ppp.vhd" Line 40: is not declared. ERROR:HDLCompiler:69 - "D:/pyytszy/pyy/ppp.vhd" Line 41: is not declared. ERROR:HDLCompiler:69 - "D:/pyytszy/pyy/ppp.vhd" Line 43: is not declared. 哪个高人可以帮我看下这个程序为什么编译的时候老报错误..用ISE

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