原帖由 418478935 于 2011-9-6 11:23 发表 [url=https://bbs.eeworld.com.cn/redirect.php?goto=findpost&pid=1167087&ptid=291463][/url] 应该是定义的引脚冲突了，楼主可能是修改过输入输出端口了，引起了引脚冲突。 我也遇到这种情况过。

我也遇到类似的问题，的确是和引脚分配冲突了。 我分配了一个RESET_N的输入引脚，在顶层模块中没有此端口，但有wire RESET_N，以及一个power_up模块有output reg RESET_N。 编译通过，但fit时出现Node "RESET_N" of type Logic cell has no legal location. 将顶层模块的wire RESET_N改为wire AUTO_RESET_N就可以正常fit了

好~~