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时钟是固定的，不同周期可以根据时钟做个倍数脉冲来控制
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受时钟控制的的信号转变会产生寄存器
你的中间信号是不是在always@clk里的？
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开始运行了吗？ 即run
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你原来的那个文件名加时间，打开输出波形选项，如eeleader说的
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给你发短信息了
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没关系的，都是从不会到会，你发上来，我会抽时间看的：）
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呵呵，有问题直接问吧，论坛谁看到谁回答呗，不会限制某个人一直在线做你师傅吧
加油！做一个下来就会了
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就是有效电平的持续时间咯，呵呵。首先我看不懂硬件描述语言，这些保持时间要符合硬件要求，datasheet要求延时多长，你就按照它就OK了，假如还不行，估计不是延时的问题，时序。。。
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直接看用户手册，能实现什么就是什么了
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mc8051_ram没有定义，你调用那个ip也需要加入、综合
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我也碰到过以上情况，就用JTEG下吧
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呵呵，看错了
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那就是没有输入啦，小伙子，问问师兄啥的，看看说明书，呵呵
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有一定的限制的，呵呵 ，有的pin是io口，有的是时钟口，还要考虑板子布局问题，呵呵
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FPGA芯片比较的大多是性能，呵呵，从官网上下载数据手册，应该就可以应付了
官网上应该有一些现成的设计，你看那块板子资源是否够，
本科的毕业设计只要能实现就成，硕士需要在原来基础上有一些创新，呵呵，似乎时间不多了，加油完成吧:)
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接口转换，协议实现
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帮顶，望听佳解
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NIOS是altera的，找他们的开发板就成啊，或者红色飓风的
具体的硬件要求，看说明就成啊
到他们的官方网站一查就成
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https://bbs.eeworld.com.cn/redirect.php?tid=103196&goto=lastpost#lastpost
呵呵，不要重复开帖了，这不是有答案吗
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你说的
“-程序名：任意整数分频，占空比为50%
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library ieee;
use ieee.std_logic_1164.all;
entity clk_div is
generic(n:integer:=2); --n的值是要分频的系数，n>=2
port (clock : in std_logic:='0';
clk_out : out std_logic);
end clk_div;
architecture sea of clk_div is
signal temp : std_logic:='0';
begin
process(clock,temp)
variable a,a1,a2 : integer range 0 to n;
variable temp1,temp2 : std_logic:='0';
begin
if (n rem 2)=1 then
if rising_edge(clock) then
if a1=n-1 then a1:=0;temp1:='0';
elsif a1=((n+1)/2-1) then temp1:='0';a1:=a1+1;
end if;
end if;
if falling_edge(clock) then
if a2=n-1 then a2:=0;temp2:='0';
elsif a2=((n+1)/2-1) then temp2:='0';a2:=a2+1;
end if;
end if;
temp
FPGA/CPLD