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lxh0wj 发表于 2024-6-16 15:07 没理解您要表述的问题 这是原理图模式,可以通过转换HDL,生成verilog/VHDL,再进行编辑
uestc_fpgaer 发表于 2024-6-25 16:21 我的也有这种错位,显示不完全,但没你这个严重。后续也不影响综合烧录,就没有继续啊管了。
gmchen 发表于 2024-7-5 13:50 还有一个问题是: 从楼主的电路中的元件参数可以推出,这个带通滤波器的每个滤波节都具有很高的Q值。实 ...
Gen_X 发表于 2024-5-28 09:44 这是系统稳定性设计内容。 由于直流耦合,各级之间有工作点影响,导致这个调制现象。 请将各级之间改 ...
maychang 发表于 2024-5-27 09:50 【即使放大也能明显看到波形幅度起伏,请问这正常吗?】 这个我不敢确定,但很可能是正常的。 你的 ...
Gen_X 发表于 2024-5-25 17:48 你看到的波形其实是电路启动的过度过程,9V时启动很快,5V时电路工作点稳定时间较长,因为每个电容除了在电 ...
maychang 发表于 2024-5-25 17:30 你的仿真示波器横轴时间刻度为10ms/Div,待测方波频率是1.23kHz,示波器横轴每格有12.3个波形,太密了。所 ...
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