罗小群

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  • 2024-03-29

  • 发表了主题帖： 0欧电阻在电路设计中的巧妙用处

    零欧姆电阻又称为跨接电阻器，是一种特殊用途的电阻，0欧姆电阻的并非真正的阻值为零，欧姆电阻实际是电阻值很小的电阻。 本文分析0欧电阻在电路设计中的巧妙用处。 方便兼容、调试、测试 兼容 在设计PCB板时如果没有考虑到兼容性问题，在调试阶段可能会有不小的麻烦。 比如芯片某引脚既能驱动蜂鸣器，又能驱动LED。 此时可以通过焊接零欧电阻，来决定驱动蜂鸣器还是LED。 占位 在匹配电路参数不确定的时候，以0欧姆代替，实际调试的时候，确定参数，再以具体数值的元件代替。 测电流 测试电路运行时功耗的常规做法是测试电流计算功耗，而测试电流通常需要把电流表串进电路中测量。 在电路设计阶段，在需要测量电流的地方事先放置一个零欧电阻。 当需要测量电流时可以把这个零欧姆电阻先去掉，方便接上电流表。测完之后再把零欧姆电阻焊上即可。 便于布线 在PCB布局布线阶段，尤其是在电路板面积小，连线多，层数少的时候。有时遇到某一根连线需要绕很大一圈才能连通，这时，可以考虑零欧电阻。     上图是用在单面PCB板上做跨线的0欧姆电阻。 抑制电路噪声 零欧电阻能够抑制环路电流，从而抑制噪声。零欧电阻在所有频带上其实都起到衰减噪声的作用。 提高可靠性、安全性 零欧电阻可代替插针、拨码开关。 在高速电路中，空置的插针相当于天线，容易使信号受到干扰。 拨码开关有拨乱的风险，导致电路出错。 所以，为了提高可靠性、安全性，可使用零欧电阻来代替。 充当电容或电感 在高频信号下，充当电感或电容。 在高频电路系统中，零欧电阻与外部电路特性匹配情况下可以充当一个小的电容或者电感。比如地与地之间，或者电源和芯片引脚之间加零欧姆电阻，可以解决EMC问题。 隔离数字地与模拟地 在数字和模拟等混合电路中，往往要求两个地分开，并且单点连接，可以避免模拟电路和数字电路在工作时电流信号相互干扰。但是，在板级上地线最后通常是连接在一起的。此时，让模拟地和数字地先经过零欧电阻再连接在一起可以起到一定的隔离作用。     另外，这样做还有个好处就是，地线被分成了两个网络，在大面积铺铜等处理时，就会方便得多。附带提示一下，这样的场合，有时也会用电感或者磁珠等来连接。（转）

  • 2024-03-15

  • 发表了主题帖： STM32实例教程，带你了解FSMC的功能和用法

    STM32实例教程，带你了解FSMC的功能和用法   FSMC 简介 STM32F103 100 引脚以上系列芯片都带有 FSMC 接口，我们开发板上使用的是 STM32F103ZET6，因此也具有FSMC 接口。 FSMC(Flexible Static Memory Controller，灵活的静态存储控制器)是 STM32 系列采用一种新型的存储器扩展技术，能够连接同步、异步存储器和 16位 PC 存储卡。STM32通过FSMC可以与SRAM、 ROM、 PSRAM、 NOR Flash和NANDFlash等存储器的引脚直接相连。STM32F1的FSMC内部框图如下图所示：（大家也可以查看 《STM32F10x中文参考手册》-19 灵活的静态存储控制器（FSMC）-19.2 章节内容） 我们把 FSMC 结构框图分成3 个子模块，按照顺序依次进行简单介绍。 （1）标号 1：时钟输入 FSMC 的时钟来至时钟控制器HCLK，在前面我们讲解“存储器与寄存器”时，我们知道，AHB 区域内包含 FSMC 模块，所以如果要使用 FSMC，必须使能 AHB 总线时钟。 （2）标号 2：AHB 接口 CPU 和其它 AHB 总线主设备可通过该 AHB 从设备接口访问外部静态存储 器。FSMC 可通过一个寄存器组进行配置。有关 NOR Flash/PSRAM 控制寄存器的详细说明，请参《STM32F10x 中文参考手册》-19 灵活的静态存储控制器（FSMC）-19.5章节内容。 （3）FSMC 外部设备 STM32F1 的 FSMC 将外部设备分为 2 类：NOR/PSRAM 设备、NAND/PC 卡设备。他们共用地址数据总线等信号，但具有不同的 CS 以区分不同的设备。 本实验我们使用的是FSMC 的 NOR/PSRAM 存储器控制器部分，即把TFTLCD当成 SRAM 设备使用。为什么可以把 TFTLCD 当成 SRAM 设备用，这个首先要了解 NOR/PSRAM 存储器控制器的接口信号，其接口信号功能如下： 从上图中可以看出外部 SRAM 的控制一般有：地址线（如 A0~A25）、双向数据线（如 D0~D15）、写信号（ NWE）、读信号（ NOE）、片选信号（NE[x]），如果 SRAM 支持字节控制，那么还有 UB/LB 信号。而 TFTLCD 的信号我们在上一节有介绍，包括：RS、DB0-DB15、 WR、 RD、 CS、 RST 等，其中真正在操作 LCD 的时候需要用到的就只有：RS、 DB0-DB15、 WR、 RD、 CS。这样一来它们的操作接口信号完全类似，唯一不同就是 TFTLCD 有 RS 信号，但是没有地址信号。 TFTLCD 通过 RS 信号来决定传送的数据是数据还是命令，本质上可以理解 为一个地址信号，比如我们把 RS 接在 A0 上面，那么当 FSMC 控制器写地址 0的时候，会使得 A0 变为 0，对 TFTLCD 来说，就是写命令。而 FSMC 写地址 1的时候， A0 将会变为 1，对 TFTLCD 来说，就是写数据了。这样，就把数据和命令区分开了，他们其实就是对应 SRAM 操作的两个连续地址。当然 RS 也可以接在其他地址线上，我们STM32F1 开发板是把 RS 连接在 A10 上面的。 知道了可以将 TFTLCD 当做 SRAM 设备用，下面我们就来看下 FSMC 的外部设备地址映射，从 FSMC 的角度，外部存储器被划分为 4 个固定大小的存储区域（Bank），每个存储区域的大小为 256 MB，共 1GB 空间。如下图所示： EEWORLDIMGTK2 本实验使用到的是Bank1，所以我们只讲解这块存储区域，其他的区域大家可参考《STM32F10x 中文参考手册》-19 灵活的静态存储控制器（FSMC）章节内容。 存储区域 1 可连接多达 4 个 NOR Flash 或 PSRAM 存储器器件。此存储区域被划分为 4 个 NOR/PSRAM 区域， 带 4 个专用片选信号。存储区域 2 和 3 用于连接 NAND Flash 器件（每个存储区域一个器件）。存储区域 4 用于连接 PC卡设备。对于每个存储区域， 所要使用的存储器类型由用户在配置寄存器中定义。 STM32F1 的 FSMC 各 Bank 配置寄存器如下图所示： EEWORLDIMGTK3 STM32F1 的 FSMC 存储块 1 （ Bank1） 又被分为 4 个区， 每个区管理 64M 字节空间，每个区都有独立的寄存器对所连接的存储器进行配置。 Bank1 的 256M字节空间由 28 根地址线 （HADDR[27:0]） 寻址。 这里 HADDR 是内部 AHB 地址 总线， 其 中 HADDR[25:0] 来自外部存储器地 址 FSMC_A[25:0]， 而 HADDR[26:27]对 4 个区进行寻址。如下图所示：   本实验我们使用的是 Bank1 的第 4 区，即起始地址为 0X6C000000。这里要特别注意 HADDR[25:0]， HADDR[25:0]包含外部存储器地址。由于 HADDR 为字节地址，而存储器按字寻址，所以根据存储器数据宽度不同，实际向存储器发送的地址也将有所不同，如下图所示：     如果外部存储器的宽度为 8 位， FSMC 将使用内部的 HADDR[25:0] 地址来作为对外部存储器的寻址地址 FSMC_A[25:0]。 这里请大家特别留意，如果外部存储器的宽度为 16 位， FSMC 将使用内部的 HADDR[25:1] 地址来作为对外部存储器的寻址地址 FSMC_A[24:0]，相当于右移了一位，在后面我们设置 A10 地址的时候就要使用到。无论外部存储器的宽度为 16 位还是 8 位， FSMC_A[0] 都应连接到外部存储器地址 A[0]。 另外，HADDR[27:26]的设置，是不需要我们干预的，比如：当你选择使用Bank1 的第三个区，即使用 FSMC_NE3 来连接外部设备的时候，即对应了 HADDR[27:26]=10，我们要做的就是配置对应第 3 区的寄存器组，来适应外部设备即可。FSMC 的各 Bank配置寄存器在上图 38.1.2.3 以列出。 对于 NOR FLASH 控制器，主要是通过 FSMC_BCRx、 FSMC_BTRx 和 FSMC_BWTRx 寄存器设置（其中 x=1~4，对应 4 个区）。通过这 3 个寄存器，可以设置 FSMC 访问外部存储器的时序参数， 拓宽了可选用的外部存储器的速度范围。 FSMC 的 NOR FLASH 控制器支持同步和异步突发两种访问方式。选用同步突发访问方式时， FSMC 将 HCLK(系统时钟)分频后，发送给外部存储器作为同步时钟信号 FSMC_CLK。此时需要的设置的时间参数有 2 个： ①HCLK 与 FSMC_CLK 的分频系数(CLKDIV)，可以为 2～16 分频； ②同步突发访问中获得第 1 个数据所需要的等待延迟(DATLAT)。 对于异步突发访问方式， FSMC 主要设置 3 个时间参数：地址建立时间 (ADDSET)、 数据建立时间(DATAST)和地址保持时间(ADDHLD)。FSMC 综合了 SRAM／ROM、 PSRAM 和 NORFlash 产品的信号特点，定义了 4 种不同的异步时序模型。选用不同的时序模型时，需要设置不同的时序参数，如下图所列：   在实际扩展时，根据选用存储器的特征确定时序模型，从而确定各时间参数与存储器读／写周期参数指标之间的计算关系；利用该计算关系和存储芯片数据手册中给定的参数指标，可计算出 FSMC 所需要的各时间参数，从而对时间参数寄存器进行合理的配置。 本实验我们使用异步模式 A（ ModeA）方式来控制 TFTLCD，模式 A 的读操作时序如下图所示：   模式 A 支持独立的读写时序控制， 这个对我们驱动 TFTLCD 来说非常有用，因为 TFTLCD 在读的时候，一般比较慢，而在写的时候可以比较快，如果读写用一样的时序，那么只能以读的时序为基准，从而导致写的速度变慢，或者在读数据的时候，重新配置 FSMC 的延时，在读操作完成的时候，再配置回写的时序，这样虽然也不会降低写的速度，但是频繁配置，比较麻烦。而如果有独立的读写时序控制，那么我们只要初始化的时候配置好，之后就不用再配置，既可以满足速度要求，又不需要频繁改配置。模式 A 的写操作时序如下图所示： 模式 A 读写时序中的 ADDSET 与 DATAST，是通过不同的寄存器设置的。由于篇幅限制， 本文并没有对 FSMC 相关寄存器进行介绍， 大家可以参考 《STM32F10x中文参考手册》-19 灵活的静态存储控制器（FSMC）章节寄存器内容，里面有详细的讲解。不过，这里还要给大家做下科普，在标准库的寄存器定义里面，并没有定义 FSMC_BCRx、 FSMC_BTRx、 FSMC_BWTRx 等这个单独的寄存器，而是将他们进行了一些组合。 FSMC_BCRx 和 FSMC_BTRx， 组合成 BTCR[8]寄存器组， 他们的对应关系如下： BTCR[0]对应 FSMC_BCR1， BTCR[1]对应 FSMC_BTR1 BTCR[2]对应 FSMC_BCR2， BTCR[3]对应 FSMC_BTR2 BTCR[4]对应 FSMC_BCR3， BTCR[5]对应 FSMC_BTR3 BTCR[6]对应 FSMC_BCR4， BTCR[7]对应 FSMC_BTR4 FSMC_BWTRx 则组合成 BWTR[7]，他们的对应关系如下： BWTR[0]对应 FSMC_BWTR1， BWTR[2]对应 FSMC_BWTR2， BWTR[4]对应 FSMC_BWTR3， BWTR[6]对应 FSMC_BWTR4， BWTR[1]、 BWTR[3]和 BWTR[5]保留，没有用到。 FSMC 内部还是比较复杂的，如果看不懂的可以暂时放下，因为我们使用的是库函数开发，只需简单配置下即可使用。

  • 2024-03-14

  • 发表了主题帖： 十条PCB元器件摆放小建议

    十条PCB元器件摆放小建议       PCB设计中有非常多关于布线线宽、布线叠层、原理图等相关的技术规范。       事实上，关于元器件摆放限制很少，但这并不意味着你可以为所欲为。分享十条PCB元器件摆放小建议给电子设计初学者。        为什么元器件摆放那么重要？PCB设计开始时，费尽心思精心摆放器件可以起到事半功倍的效果，也有利于提高PCB的电气特性。被用心设计的电路板很容易吸引眼球，整洁、美观。 在器件摆放完之后，使用电路板设计软件中的自动布线进行布线，查看自动布线后的电路通率，可以帮你判断是否你的电路板元器件摆放是否合适。 PCB元器件摆放的小技巧如下。弄清电路板物理限制 摆放元器件之前，首先需要确切知道电路板的安装孔、边缘接插件的位置以及电路板的机械尺寸限制。 因为这些因素影响你的电路板的尺寸和外形。曾见过某位设计的电路板无法装进电路板固定区域，只好重新设计。可以有意对那些机械限制（安装孔、电路外轮廓）设置一个清空区，这样你就可以放心在允许范围内进行创作了。弄清电路板制作工艺 同样，在放置电路元器件之前，你最好从电路生产商那儿弄清几个关键信息： 电路的组装工艺和测试流程 是否需要对PCB V型切槽预留空间 元器件焊接工艺：是波峰焊、分区焊接还是手工焊接 电路板制作工艺将会影响元器件之间对空隙大小的需求。 如果你的电路板将来会在流水线上被焊接，你就需要在电路板边缘额外留出空间（大于20mil）用于电路板固定在传送带上。电路板上额外的固定板，它在电路板焊接完之后将会被掰掉。 mil（中文译音：密耳），即千分之一英寸，等于0.0254mm（毫米）。       一般用来标明丝、线的直径或按页出售的材料的厚度。 常用直径尺寸的密尔与毫米换算如下： 1.0mil = 0.025mm 1.2mil = 0.030mm 1.25mil = 0.032mm        给集成芯片留下空间 在布置任何元器件的时候，都需要尽可能在它们之间留下至少350mil的距离，对于引脚多的芯片，留的空间需要更大。 现在的芯片引脚原来越多，越来越密。如果集成芯片相距过于亲密，就会有很大可能无法将它们的引线轻松的引出布线，往往是越到后来布线越难。 如下图，这种BGA封装的芯片引脚那么密集。如果在它周围不预留下足够的空间后面会很艰难。相同器件方向一致 对于相同的器件尽可能让他们排好队，保持一致的队形。这样做主要为了便于后期电路板的组装、检查和测试，尤其对表面封装的器件在波峰焊接过程中，电路板匀速经过融化焊锡波峰。均匀摆放的器件加热过程均匀，可以保证焊点一致性高。减少引线交叉通过调整器件位置和方向，减少引线交叉。 现在很多PCB设计软件都会提供一种功能，比如下图就显示了原理图中所有器件管脚之间的连接关系，通过图中细的灰色直线表示。这种线被称为ratsnest:y飞线，预拉线。如下图，是显示飞线的PCB界面。 通过改变器件的位置和方向，尽量减少器件之间引线交叉，可以为后面布线节省大量的精力。先摆放电路边缘器件 对于因受机械限制而无法任意移动的器件要先进行摆放，比如电路板上的外部接插件、开关、USB端口等等。 如下图中，计算机主板上的外围接口器件位置是与机箱设计紧密相关的，它们的位置需要预先确定下来，不容更改。避免器件之间冲突 最好在所有器件之间保持40mil（1mm）的距离。避免在之后电路制作过程中，在焊盘之间产生短路故障。另外，紧密摆放也会增加布线难度。在放置过孔的时候也要避免过于密集。这些小圆孔将来也可能裸露出铜皮，造成电路板短路。将器件尽量放在同一面 如果你设计两层电路板，最常见的建议就是将器件摆放在同一面。这是为了后期电路板制作时少费力气。通常情况下电路板上的器件是通过自动器件摆放机器完成，器件只在一面，生产PCB过程只需要一遍即可，降低生产成本。保持芯片管脚和器件极性一致 每个集成芯片都有标志给出管脚1的起始位置。对于芯片的管脚1所在的方位，或者有极性的器件，比如电容、二极管、三极管、LED等，方向保持一致，也会给电路板制作带来方便。 当你要焊接的电路板上的元器件极性和方向非常混乱，成功焊接的难度可想而知，或许你要小心翼翼，一个个确认方向。 通常集成芯片封装上会有小点表示管脚1的位置。保持所有芯片的方向一致便于你焊接和检查。       器件位置与原理图上相似 在摆放元器件时，按照原理图上的位置关系进行摆放。 实际上在设计原理图的时候就已经优化了器件之间的位置关系，使得连线最短、交叉最少。在后期手工布线的时候，原理图也会帮你选择合理的最短路径来布线。 总结       好的PCB设计始于元器件布局，当作艺术品来设计，坚持把精力放在器件的合理摆放上，这也许是PCB设计中最值得全力以赴的事情。

  • 2024-03-12

  • 发表了主题帖： 恒流电路设计的三大法宝，让你的硬件开发更高效

    恒流电路设计的三大法宝，让你的硬件开发更高效 作为硬件研发工程师相信对恒流电路不会陌生，本文介绍下三种恒流电路的原理图。 三极管恒流电路 三极管恒流电路 三极管的恒流电路，主要是利用Q2三极管的基级导通电压为0.6~0.7V这个特性；当Q2三极管导通，Q1三极管基级电压被拉低而截止，负载R1不工作；负载R1流过的电流等于R6电阻的电流（忽略Q1与Q2三极管的基级电流），R6电阻的电流等于R6电阻两端的0.6~0.7V电压除以R6电阻阻值（固定不变），因此流过R1负载的电流即为恒定不变，即使R1负载的电源端VCC电压是可变的，也能达到恒流的电路效果。 运放恒流电路 运放恒流电路 运放的恒流电路，主要是利用运放的“电压跟随特性”，即运放的两个输入引脚Pin3与Pin2电压相等电路特性；当在电阻R4输入Vin稳定电源电压时，电阻R7两端的电压也为Vin不变，因此无论外界电路如何变化，流过R7电阻的电流是不变的；同三极管恒流电路原理分析一样，R2负载的电流等于R7电阻的电流，所以即使R2负载的电源为可变电压电源，R2负载的电流也是保持固定不变，达到恒流的效果。 除去运用三极管与运放设计的恒流电路，芯片哥介绍另外一种恒流电路设计方案，主要是利用稳压二极管的稳压特性。 稳压二极管恒流电路   稳压二极管恒流电路 稳压二极管的恒流电路中，三极管Q4的基级电压被限定在稳压二极管工作的稳定电压Uzd下，因此R10电阻的电压等于Uzd减去三极管基级与发射级的导通压降0.7V，即U=Uzd-0.7保持恒定不变，所以流过R10电阻的电流在VCC电源即使可变的条件下也是固定不变，也就是R8负载的电流保持不变，达到恒流的效果。  

  • 2024-03-04

  • 发表了主题帖： 开关电源PCB经验分享

    开关电源PCB经验分享   其实对于一个开关电源工程师而言，PCB的绘制其实是对一款产品的影响至关重要的部分，如果不能很好地Layout的话，整个电源很有可能不能正常工作，最小问题也是稳波或者EMC过不去。     ​     这是一个成品开关电源模组，文章会以这个电源模组的设计重点给大家讲一些点。   经验一，安规走线间距     这个是写在协议里面的，如果你不按照这个做，耐压测试一定是过不了的，因为高电压，会直接空气击穿。注意保险丝之前的距离是比较远的，要求3mm以上，这就是为啥保险丝都会放在电路最前端的原因。第二个要注意的是就算安规没有写，如果两根走线太近，正常工作也依然会击穿的，两根1mm间距的PCB外层耐压是200V，所以一般220v交流或者310V直流的走线距离至少2mm以上，我一般都是在2.5mm以上的。     ​     这些器件都是有安规要求的，说白了，就是两个器件有最小尺寸需求的，太小的器件其实是不可能过安规的。     ​     开关电源变压器的骨架，同样是为了符合安规所以要有严格的把关。尤其是初级，到次级的距离，小功率变压器是必须飞线的。     ​     飞线的长度也要被管控，如果飞线太短，耐压可能会受到影响，而如果飞线太长，会有可能对外辐射电磁信号，EMC过不了，所以需要在规格书里面详细写清楚，PCB绘制的时候，飞线的焊盘一定要注意。 经验二，电流走向   这个其实很少有真的被提及，其实原因也很简单。很多人不注意啊。     ​     看着两个设计，这部分RV1压敏电阻到后面x2电容之间，为啥走线为啥故意这样走，而不是直接覆铜全部短接?     ​     注意这里保险丝之后，接压敏电阻VR1再接x2电容的走线，完全是绕了一个弯，这是为什么?理由很简单，不让电流在PCB上面有回头路可以走。电流只走阻抗最小的部分，如果直接覆铜，必经的元器件就有可能会被跳过，所以这样做不可以。     ​     同样的，这里的电解电容，一样是为了避免电流绕过必经的电容，直接流到负载上。虽然画法不同，但是实际起到的作用是一样的。     ​     这就是一个错误的案例，红色L火线先接了共模电感，再接的x2电容，共模电感到x2电容的这段线就会产生一个奇妙的现象，电流来回走，变成了一根天线，x2电流充电的时候，导线内部电流是正向，电容放电的时候，导线内部的电流是反向的，这不是天线是什么? 经验三，最小高压主电流回路       ​     所谓的最小高压主电流回路，说的就是最后一个高压滤波电容和变压器初级，与高压mos管之间形成的回路。这个回路由于要经过高压脉冲电信号，必定会产生严重电磁辐射，而我们能改善的唯一手段就是减小环路面积，这个环越小，天线就越小，辐射就越少。     ​     这就是实际布线时候的布局，大家可以参考一下，JT1是飞线，直接把310V正电压引入了变压器。 经验四，独立电压采样走线。   开关电源的采样电压一定要和开关电源的大电流走线分开。要从开关电源输出电源的最末端去独立拉线采样，这样可以避免负载电流对采样线上形成的干扰     ​     采样电路在最末端。直接从负载输出端取电压，采样走线上不走大电流。避免了各种采样误差。 经验五 PCB载流能力   众所周知PCB的过电流能力是有限的，但是PCB上的电流究竟能过多少呢?     ​     上面这个表格可以给你一个详细的参考。看过表格，你应该知道了对于小功率开关电源而言，高压侧的走线完全没有必要搞的很粗，除非是为了为器件提供散热，否则1mm一般是足够的，最多2mm多数情况都能够胜任了。但是对于低压侧，大电流怎么办?     ​     一方面是增加线宽，一方面是通过去掉部分阻焊层，并在钢网层制造窗口，让导线上锡水。导线的载流能力就会得到相应的增加。(注意一定要在Paste钢网层开孔，否则不会真的上焊锡的，切记切记) 经验六，PCB过孔散热的技巧       ​     许多时候我们需要通过PCB线路板来散热，这个时候我们会打一些过孔，然后把热量传递到PCB的反面去。这时候有一个小技巧，那就是孔塞可以增加热传导的效率，但是孔塞有一个常见最大孔塞直径，一般是过孔直径不大于0.45mm、保险一点一般都是取0.4mm直径。 经验七 放电管的绘制       ​     一般在开关电源的高压侧与低压侧之间会有一个放电管，用来释放静电。 许多工程师都会最后在PCB Layout的时候手工绘制。而我的建议是直接做成一个封装，然后和PCB关联调用，这样不会破坏PCB的联动性。只是说你需要绘制两个异形封装罢了，还算比较容易。     ​     注意这里只需要去掉阻焊层，千万不要在中间绘制钢网层，因为这里是不需要上锡的，只有焊盘需要上锡。 经验八 元器件封装   一般而言，元器件一律按照IPC-SM-782A封装标准制作，对于个别需要承受高压的采样电阻单独对待，因为电阻焊盘之间的间距和耐压有关，所以焊盘需要适当拉开一些，但是同时又不能拉的太开，避免不必要的焊接不良率。   这是控制器用来直接连接高压的采样分压电阻，如果间距不符合要求，很有可能就会耐压不够击穿。贴片电阻器也是有耐压的，不过耐压不够就要加大封装。     ​     这些差不多就是我在开关电源设计时候的，全部PCB绘制经验了。（转）

  • 2024-03-01

  • 发表了主题帖： 模电和数电的区别和联系，你真的懂吗？

    模电和数电的区别和联系，你真的懂吗？ 数电：我比你更能抗干扰。模电：我比你的精度高。数电：我可以实现各种算法。模电：我可以实现无线通讯。数电：没有我，电子行业还得倒退几十年呢。模电：没有我，你还只能生存在各种数字公式当中。……ASIC终于看不下去，喊了一句：吵什么吵，都跑到我肚子里去。咕噜的一声，模电和数电都混合在ASIC体内，两人合体了。ASIC深思片刻说：你们俩，其实长得很像啊。模电和数电异口同声道：我才不像它呢。ASIC捋一捋胡须，说：好吧，让老纳一一道来。 晶体管 VS 二进制数 模电里面的二极管、三极管（开关状态）、晶闸管，分别对应数电的二进制数0和1。 放大器 VS 乘法/移位器 模电里的放大器就是把信号放大N倍，对应数电里面的乘法，当然如果乘的系数是2的多少次方，就可以用左移位来实现。而衰减器就对应着除法/右移了。 负阻振荡器 VS 环形振荡器 模电里面经常需要输出一路正弦信号（如本地振荡），这就可以用电容/电感三端式振荡来实现，但是由于晶体输出的频率稳定性更高、且具有温度补偿的功能，实际工程用晶体振荡器居多。而在超高频的应用领域中，常常使用负阻振荡器（输出的频率更高）。那么，数电则需要输出一路方波（如时钟信号），这路方波可以通过正弦信号整形来获得，而在超高速的应用领域中，常常使用环形振荡器。 模拟上/下变频 VS 数字上/下变频 变频，就是改变频率的意思。在无线电领域中，经常会用到一种叫混频器的东西，它就是利用三角函数的积化和差的原理来实现上/下变频（和就是上变频，处理后的信号频率提高了；差就是下变频，处理后的信号频率下降了），而模电当中的混频器常常是由模拟乘法器来实现的，对应着数电的，就是CIC滤波器。其中，CIC滤波器的插值（在原有的数字信号当中插入一些值，增加了信号的变化频率）可以实现上变频，而抽取（在原有的数字信号当中取走一些值，减少了信号的变化频率）可以实现下变频。 模拟滤波器 VS 数字滤波器 模拟滤波器分为无源和有源两种，其中无源是由RLC组成的，而有源则是在无源的基础上增加了运放，可以调整增益。数字滤波器分为FIR和IIR两种，一般情况下，FIR是线性相位的，无反馈的（零极点相消的话，是可以有反馈的）；IIR是非线性相位的，有反馈的。以滤波器的频率响应来分类，是可以分为高通、低通、带通、带阻、全通五种。此外，按照设计方法来分类，可以分成巴特沃期、切比雪夫、贝塞尔、椭圆等等，就算是这种分类方法，模拟滤波器仍然由RLC等组成，而数字滤波器仍然由乘加器、寄存器等组成。 模拟调制 VS 数字调制 所谓调制就是，有两路信号A和B，用A去控制B的幅度、频率、相位。模拟电路的调制方式有AM、FM、PM三种，分别对应着数字电路当中的ASK、FSK、PSK。但是数字电路可以实现更为复杂多样的调制方式，比如：QAM、MSK、OFDM等。 模拟指数、对数运算 VS 数字指数、对数运算 在模拟电路中，利用器件的特性（如二极管的电流方程）再加上运放等，可以实现指数、对数运算（以前的模拟计算机就是这样搞的）。而数电则是通过数值计算当中的逼近法来计算指数、对数（如泰勒级数、对数表等）。 模拟微积分运算 VS 数字微积分运算 模拟电路可以利用电容的电压电流特性来计算微分和积分（以前的模拟计算机就是这样搞的）。而在数电当中，则是通过寄存器的反馈来实现积分（不断地把输出反馈到输入端，进行累加）。然后，模拟的微分对应的是数字的差分，差分就是前一时刻的值减去后一时刻（得到的是增量），也是用寄存器去保存不同时刻的值，再做减法运算。此外，如果要像高数那样计算微积分，那得依靠数值计算的各种逼近的方法了。（转）

  • 2024-02-27

  • 发表了主题帖： 电路板设计：测试点的重要性

    电路板设计：测试点的重要性 对学电子的人来说，在电路板上设置测试点（test point）是再自然不过的事了。 有多少人没听说测试点？知道测试点但不了解测试点用途的人又有多少呢？ 基本上设置测试点的目的是为了测试电路板上的零组件有没有符合规格以及焊性，比如说想检查一颗电路板上的电阻有没有问题，最简单的方法就是拿万用电表量测其两头就可以知道了。 可是在大量生产的工厂里没有办法让你用电表慢慢去量测每一片板子上的每一颗电阻、电容、电感、甚至是IC的电路是否正确，所以就有了所谓的ICT（In-Circuit-Test）自动化测试机台的出现。 它使用多根探针（一般称之为「针床（Bed-Of-Nails）」治具）同时接触板子上所有需要被量测的零件线路，然后经由程控以序列为主，并列为辅的方式循序量测这些电子零件的特性。 通常这样测试一般板子的所有零件只需要1~2分钟左右的时间可以完成，视电路板上的零件多寡而定，零件越多时间越长。 但是，如果让这些探针直接接触到板子上面的电子零件或是其焊脚，很有可能会压毁一些电子零件，反而适得其反。 所以聪明的工程师就发明了「测试点」，在零件的两端额外引出一对圆形的小点，上面没有防焊（mask），可以让测试用的探针接触到这些小点，而不用直接接触到那些被量测的电子零件。 早期在电路板上面还都是传统插件（DIP）的年代，的确会拿零件的焊脚来当作测试点来用，因为传统零件的焊脚够强壮，不怕针扎，可是经常会有探针接触不良的误判情形发生。 因为一般的电子零件经过波峰焊或是SMT吃锡之后，在其焊锡的表面通常都会形成一层锡膏助焊剂的残留薄膜，这层薄膜的阻抗非常高，常常会造成探针的接触不良。 所以，当时经常可以见到产线的测试作业员，手里拿着空气喷枪拼命的对着板子吹，或是拿酒精擦拭这些需要测试的地方。 其实，经过波峰焊的测试点，也会有探针接触不良的问题，后来SMT盛行之后，测试误判的情形就得到了很大的改善，测试点的应用也被大大地赋予重任。 因为SMT的零件通常很脆弱，无法承受测试探针的直接接触压力，使用测试点就可以不用让探针直接接触到零件及其焊脚，不但保护零件不受伤害，也间接大大地提升测试的可靠度，因为误判的情形变少了。 不过，随着科技的演进，电路板的尺寸也越来越小，小小的电路板上面光要挤下这么多的电子零件都已经有些吃力了，所以测试点占用电路板空间的问题，经常在设计端与制造端之间拔河。 测试点的外观通常是圆形，因为探针也是圆形，比较好生产，也比较容易让相邻探针靠得近一点，这样才可以增加针床的植针密度。 使用针床来做电路测试会有一些机构上的先天上限制，比如说：探针的最小直径有一定极限，太小直径的针容易折断毁损。 针间距离也有一定限制，因为每一根针都要从一个孔出来，而且每根针的后端都还要再焊接一条扁平电缆。 如果相邻的孔太小，除了针与针之间会有接触短路的问题，扁平电缆的干涉也是一大问题。 某些高零件的旁边无法植针，如果探针距离高零件太近就会有碰撞高零件造成损伤的风险，另外因为零件较高，通常还要在测试治具针床座上开孔避开，也间接造成无法植针，电路板上越来越难容纳下所有零件的测试点。 由于板子越来越小，测试点的多寡存废屡屡被拿出来讨论，现在已经有了一些减少测试点的方法出现，如Net test、Test Jet、Boundary Scan、JTAG等。 也有其它的测试方法想要取代原本的针床测试，如AOI、X-Ray，但目前每个测试似乎都还无法100%取代ICT。 关于ICT的植针能力应该要询问配合的治具厂商，也就是测试点的最小直径及相邻测试点的最小距离，通常多会有一个希望的最小值与能力可以达成的最小值，但有规模的厂商会要求最小测试点与最小测试点间距离不可以超过多少点，否则治具还容易毁损。 （转）

  • 2024-02-19

  • 发表了主题帖： 要画好PCB，先学好信号完整性！

    要画好PCB，先学好信号完整性！ 在电子设计领域，高性能设计有其独特挑战。 1 高速设计的诞生 近些年，日益增多的高频信号设计与稳步增加的电子系统性能紧密相连。 随着系统性能的提高，PCB设计师的挑战与日俱增：更微小的晶粒，更密集的电路板布局，更低功耗的芯片要求。 随着所有技术的迅猛发展，我们已成为高速设计的核心，需要考虑其复杂性和所有因素。 2 回顾 在过去30年，PCB设计发生了很大变化。1987年，我们认为0.5微米是技术的终结者，但今天，22纳米工艺已变成了常态。 如下图所示，1985年的边缘速率推进了设计复杂性的提升（通常为30纳秒），而如今边缘速率已变成1纳秒。 过去30年边缘速率的变化 3 技术进步中伴随各种问题 技术的进步总是伴随着一系列问题。随着系统性能的提升和高速设计的采纳，一些问题必须在设计环境中进行处理。 下面，我们来总结一下面临的挑战： 信号质量 IC制造商倾向于更低的核心电压和更高的工作频率，这就导致了急剧上升的边缘速率。无端接设计中的边缘速率将会引发反射和信号质量问题。 串扰 在高速信号设计中，密集路径往往会导致串扰——在PCB上，走线间的电磁耦合关联现象。 串扰可以是同一层上走线的边缘耦合，也可以是相邻层上的宽边耦合。 耦合是三维的。与并排走线路径相比，平行路径和宽边走线会造成更多串扰。 宽边耦合（顶部）相比于边缘耦合（底部） 辐射 在传统设计中的快速边缘速率，即使使用与先前相同的频率和走线长度，也会在无端接传输线上产生振铃。 这从根本上导致了更高的辐射，远远超过了无终端传输线路的FCC/CISPR B类限制。 10纳秒（左）和1纳秒（右）的边缘速率辐射 4 设计解决方案 信号和电源完整性问题会间歇出现，很难进行判别。所以最好的方法，就是在设计过程中找到问题根源，将之清除，而不是在后期阶段试图解决，延误生产。 通过叠层规划工具，能更容易地在您的设计中，实现信号完整性问题的解决方案。 5 电路板叠层规划 高速设计的头等大事一定是电路板叠层。基板是装配中最重要的组成部分，其规格必须精心策划，避免不连续的阻抗、信号耦合和过量的电磁辐射。 在查看下次设计的电路板叠层时，请牢记以下提示和建议： 所有信号层需相邻并紧密耦合至不间断的参考平面，该平面可以创建一个明确的回路，消除宽边串扰。 每个信号层的基板都邻接至参考平面 有良好的平面电容来减少高频中的交流阻抗。紧密耦合的内电层平面来减小顶层的交流阻抗，极大程度减少电磁辐射。 降低电介质高度会大大减少串扰现象，而不会对电路板的可用空间产生影响。 基板应能适用一系列不同的技术。例如：50/100欧姆数位，40/80欧姆DDR4，90欧姆USB。 6 布线和工作流程 精心策划叠层后，下一步便需关注电路板布线。基于设计规则和工作区域的精心配置，您能够最高效成功地对电路板进行布线。 以下这些提示，能帮助您的布线更加容易，避免不必要的串扰、辐射和信号质量问题： 简化视图，以便清楚查看分割平面和电流回路。 为此，首先确定哪个铜箔平面（地或电源）作为每个信号层的参考平面，然后打开信号层和内电层平面同时查看。这能帮助您更容易地看到分割平面的走线。 多重信号层（左）、顶层和相邻平面视图（右） 如果数字信号必须穿越电源参考平面，您可以靠近信号放置一或两个去耦电容（100nF）。这样，就在两个电源之间提供了一个电流回路。 避免平行布线和宽边布线，这会比并排布线导致更多串扰。 除非使用的是同步总线，否则，平行区间越短越好，以减少串扰。为信号组留出空间，使其地址和数据间隔是走线宽度的三倍。 在电路板的顶层和底层使用组合微带层时要小心。这可能导致相邻板层间走线的串扰，危及信号完整性。 按信号组的最长延迟为时钟（或选通）信号走线，这保证了在时钟读取前，数据已经建立。 在平面之间对嵌入式信号进行走线，有助于辐射最小化，还能提供ESD保护。 7 信号清晰度 在未来，电子设计的复杂性毫无疑问会持续增加，这会给PCB设计师带来一系列亟待解决的挑战。确保电路板叠层、阻抗、电流回路的正确配置，是设计稳定性的基础。（转）

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