xkl5599

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    1. 成功使用ZYNQ驱动LTC2325-16 38/10667 FPGA/CPLD 2022-07-28
      有遇到2325A、B通道解调是出来的是方波这种情况吗
    2. LTC2325-16采样问题 16/3742 EE_FPGA学习乐园 2022-07-21
      littleshrimp 发表于 2022-5-18 17:28 硬件的问题出在哪？
      大佬，我的之前可以弄出来了，测频也是对的，但现在死活复现不了
    3. LTC2325 25/5759 EE_FPGA学习乐园 2022-07-05
      13077 发表于 2022-6-27 13:36 xkl5599 发表于 2022-6-27 08:44 你可以试试   请教一下为什么输出是ffff  
      信号对了吗
    4. LTC2325 25/5759 EE_FPGA学习乐园 2022-06-27
      13077 发表于 2022-6-24 11:09 是把LTC2325-16的官方代码截取12位就可以了吗
      你可以试试
    5. LTC2325 25/5759 EE_FPGA学习乐园 2022-06-24
      13077 发表于 2022-6-21 14:02 LTC2325-12有官方代码吗
      有
    6. LTC2325-16采样问题 16/3742 EE_FPGA学习乐园 2022-05-19
      差分输出中间没接电阻
    7. LTC2325-16采样问题 16/3742 EE_FPGA学习乐园 2022-05-18
      littleshrimp 发表于 2022-5-18 13:46 输入不同的电压相应同道会有变化，FPGA和ADC画在一个板子上，如果不是通信问题那么问题应该出在采集的代 ...
      OK了，代码和硬件都有点问题，改了就有了
    8. LTC2325-16采样问题 16/3742 EE_FPGA学习乐园 2022-05-17
        是不是软件的问题  B路看上去明显不是一个规律的问题，但是整合后都是32899
    9. LTC2325-16采样问题 16/3742 EE_FPGA学习乐园 2022-05-17
      littleshrimp 发表于 2022-5-17 13:54 看明白了 GND是沿着芯片边框画的 FPGA呢？是画在一个板子上吗？
      是的
    10. LTC2325-16采样问题 16/3742 EE_FPGA学习乐园 2022-05-17
      littleshrimp 发表于 2022-5-17 12:42 看你的原理图SCK、GND和其他引脚很多都没有连接？
      SCK接了，抓的信号有SCK，GND不是接了吗，还有哪里需要接的
    11. LTC2325-16采样问题 16/3742 EE_FPGA学习乐园 2022-05-17
        这是硬件的设计，我也不知道行不行，时钟是正负都接了的  
    12. LTC2325-16采样问题 16/3742 EE_FPGA学习乐园 2022-05-17
      littleshrimp 发表于 2022-5-16 19:57 三种情况你都试一下 现在看数据好像正常 如果IN+和IN-都接地
        现在A路两个输入都是接地的，B路是正端接vcc，负端接地
    13. LTC2325-16采样问题 16/3742 EE_FPGA学习乐园 2022-05-16
      littleshrimp 发表于 2022-5-16 16:34 试试使用0 正 负直流电平看看ADC输出波形是不是有规律变化 排除ADC硬件问题
       标红的是接地后的波形
    14. LTC2325 25/5759 EE_FPGA学习乐园 2021-12-14
      xkl5599 发表于 2021-12-1 08:48 littleshrimp 发表于 2021-11-30 19:54         那这个sync_5_0的IP是实现什么 ...
      这里你说是10M时钟生成的，但你这个时序图明显不是10M啊    你这里是5ns一个周期
    15. LTC2325 25/5759 EE_FPGA学习乐园 2021-12-02
      littleshrimp 发表于 2021-12-1 17:24 对
      感谢大佬，终于有数据了
    16. LTC2325 25/5759 EE_FPGA学习乐园 2021-12-01
      本帖最后由 xkl5599 于 2021-12-1 16:21 编辑
      littleshrimp 发表于 2021-12-1 14:49 因为时间较长我忘了那个模块当时是怎么实现的，所以又写了一个仿真文件看一下结果。时序 就是最下边那张 ...
        首先是110M的时钟PLL生成10MHz的时钟是吧，然后10MHz作为输入生成clk_out_10_sync  ,然后clk_out_10_sync作为输入然后输出sync   是这么个顺序吧
    17. LTC2325 25/5759 EE_FPGA学习乐园 2021-12-01
      本帖最后由 xkl5599 于 2021-12-1 14:10 编辑
      littleshrimp 发表于 2021-12-1 11:50 这个模块比较简单，主要实现下边这样的功能。  
      这个sync和sync_out有点懵，是sync生成sync_out还是sync_out生成sync呢    
    18. LTC2325 25/5759 EE_FPGA学习乐园 2021-12-01
      本帖最后由 xkl5599 于 2021-12-1 08:49 编辑
      littleshrimp 发表于 2021-11-30 19:54        
      那这个sync_5_0的IP是实现什么功能呢  
    19. ZYNQ采集LTC2325-16时的波形 36/5215 FPGA/CPLD 2021-11-30
      LTC2325 https://bbs.eeworld.com.cn/thread-1187574-1-1.html

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littleshrimp 2021-11-30
xkl5599 : //'sync' pulse is 60nsec wide pll_sync synchronize(         .inclk0(CLKIN),         .c0(clk_55),         .c1(rx_clk_55),         .c2(clk_110),         .c3(rx_clk_110),         .c4(sync) );这个 ... https://bbs.eeworld.com.cn/thread-1187572-1-1.html ...
littleshrimp 2021-11-30
xkl5599 : //'sync' pulse is 60nsec wide pll_sync synchronize(         .inclk0(CLKIN),         .c0(clk_55),         .c1(rx_clk_55),         .c2(clk_110),         .c3(rx_clk_110),         .c4(sync) );这个 ... https://bbs.eeworld.com.cn/thread-1187572-1-1.html ...
littleshrimp 2021-11-29
xkl5599: 我用LTC2325的官方源码仿真采集数据，一直都是1，可能我比较菜，有些地方没搞对，请教一下
我不太清楚你是怎么仿真的
你可以把问题描述清楚发个帖子
littleshrimp 2021-11-29
xkl5599: 你好，我想探讨LTC2325-16的一些问题，能给个联系方式吗
论坛留言讨论就可以啊
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