嘟嘟嘟看

原帖由 eeleader 于 2011-10-18 14:03 发表   你上面语句表达的意思就是从地址1开始写数据，所以有你上面的现象和结果！

  always@(posedge write_clk or negedge rst_n)    if(!rst_n) write_addr <= 0;        else if(write_allow) write_addr <= write_addr + 1;   write_addr <= write_addr + 1; 对于这句代码fpga是怎么实现的啊？ 是不是当write_allow为高且write_clk上升沿时，write_addr的值立即被更新为write_addr+1么？ 此时RAM块中的地址指针也立即指向了wirte_addr+1的地址？    

ram块读写操作的问题： 对RAM写操作的代码 always@(posedge write_clk or negedge rst_n) if(!rst_n) write_addr

 我定义的fifo深度为16位深，是用ise 13.1版本生成的fifo ip核，调用了spartan-3E芯片的中的block ram  但是实际能写入到的数据却只有15个数据 比如我连续发                  01 02 03 04 05 06 07 08 09 10 11 12 13 14 15  第一次读出来的数据是：00 01 02 03 04 05 06 07 08 09 10 11 12 13 14  请注意这两行数据，第一个和最后一个数据的差异，读出来的数据第一个 是00，这个应该是fifo复位时，所有ram地址都置位为00，但为什么读出的 第一个数据不是01，却是00？这个让我很费解， 当我再次发送15个数据：01 02 03 04 05 06 07 08 09 10 11 12 13 14 15 第二次读出的15个数据：15 01 02 03 04 05 06 07 08 09 10 11 12 13 14 请再看头尾两个数据的差异，第一次读出的第一个数据是00，而第二次读 出的第一个数据是第一次输入的15个数据中最后一个数“15”。 假如我接着发送                          01 02 03 04 05 06 07 08 09 10 11 12 13 14 15这样15个数， 那么读出来的 15个数据将会是 15 01 02 03 04 05 06 07 08 09 10 11 12 13 14。 这样看起来，好像是写入最后的使fifo达到full的状态的一个数据，只能在下一次读操作中第一个从fifo中读取出来。 我的问题有如下几个： 第一：为什么我定义的16深的fifo，实际有效深度只有15深； 第二：为什么写入的15个有效数据，读取出来的有效数据只有14个； 第三：可以作为第二个问题的延续，读出的15个数据，为什么第一个数据是上一次写入的15个数据中的最后一个数据，而本次读操作却不能读取本次写操作的的最后一个数据。因此我在上一个问题中说是14个有效数据。   我觉得fifo中的问题和我下面提到的ram中的问题有些相通的地方。但我还没有想明白到底是怎么回事，因此在这里向各位前辈们请教学习。 [ 本帖最后由 hujn 于 2011-10-16 19:18 编辑 ]

我测试了你的代码，没有问题啊

下载下来看看先

谢谢，后来我用另外一个方法实现 定义一个128位宽的reg，reg[127:0] 然后每次四位向左移位，实现我想要的效果

好贵啊

嗯，谢谢楼主的共享

谢谢，正要学习dsp

物理中断号和系统中断号不一定是一致的！系统中断号是看你怎么设置的了。 "IrqNumber"=dword:a ; "SysIntr"=dword:a我的网卡驱动里面系统中断号在注册表中都是被屏蔽的！