原帖由 larrybirdkobe 于 2010-12-9 21:39 发表 老师,用人单位要求会VERILOG,但只掌握了CHDL,对VERILOG只是看你的说的时候了解了一下,但书详细是详细,就是太多了。请问如何短期突击VERILOG语言(在有VHDL和数字电路的基础上)?
需要认真读书 + 上机仿真 + 布局布线后仿真 + 加载到FPGA调试,总之至少要花3个月的时间,每天要动手操作思考约10小时,独立完成几个比较大型的设计练习,才有可能被设计公司接收为实习生,否则没有人愿意接收您。
如果有比较完整的VHDL知识,也独立完成过中小型设计,会独立编写VHDL的testbench,会使用仿真和综合工具,知道如何做RTL仿真和网表仿真学习Verilog就只要看看书,练习几天就可以上手。