顶一个！

原帖由 gxiaob 于 2012-8-25 22:40 发表 [url=https://bbs.eeworld.com.cn/redirect.php?goto=findpost&pid=1367265&ptid=345432][/url] 今天看到一段别人的ucf文件，麻烦大神解释一下是什么意思，这个又是*，又是inst，又是？，求解答，谢谢！ INST "*GTP_DUAL_1000X_inst?rx_elastic_buffer_inst_0?rd_addr_gray_?" TNM = "rx_elastic_rd_to_wr_0"; ...

第一句：将符合"*GTP_DUAL_1000X_inst?rx_elastic_buffer_inst_0?rd_addr_gray_?" 的所有instances约束成一个group，这个group名字叫rx_elastic_rd_to_wr_0               其中，*为通配符，可以表示任何多个字符，？也为通配符，但只能表示一个字符 第二句：约束从rx_elastic_rd_to_wr_0到clk_rec_clk0（clk_rec_clk0也是一个group）的datapath delay为7.5ns，注意这个delay只包括data path，不包含clock skew uncertainty等

原帖由 gxiaob 于 2012-8-20 11:16 发表 [url=https://bbs.eeworld.com.cn/redirect.php?goto=findpost&pid=1364117&ptid=344741][/url] 请问下面的时序报告是什么意思？错误在哪里？该如何修改？谢谢！ 94550

这条路径为跨时钟域的路径，source clock为clk0，destination clock为clkdiv0 1）如果clkdiv0为PLL产生，则只需约束source clock 2）如果clkdiv0为逻辑分频，那么需要对分频寄存器进行单独约束 3）如果有专门的模块做了跨时钟域的处理，那么这条path可以设置为false path

这样产生的时钟稳定吗？ FPGA上没有其他的时钟源了吗？ 对Pre_clk做约束很简单，假设其周期为20ns，那么约束如下 NET "Pre_clk" PERIOD = 20ns;

unused ports, removal of redundant logic, latch inference，simulation mismatch

在网上找的希望大家，也学习一下，共同成长

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心作良田百世耕有余,德为至宝一生用不尽！

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