本帖最后由 shiguangjiqiren 于 2017-4-20 19:55 编辑 太感谢EEWORLD和是德科技啦，消息确认！:loveliness:

1、我去查了查那个JTAG通信协议，上面说只需要四根线TMS、TDO、TDI和TCK就够了； 2、我前段时间给那个TI的技术支持打电话，他说直接接地和上啦都行，他推荐直接接地，毕竟少用                电阻~~~ 3、看身边的人以前做的工程案例，28335的，他们直接悬空，正常烧写；

huaiqiao 发表于 2017-4-7 22:22 那就检查你的硬件复位电路，估计是个电阻和电容的那种复位吧。另外，需要注意的是你的芯片到底是高电平复 ...

好的！我再检查一下~谢谢您！

dontium 发表于 2017-4-7 22:11 新的CPU，没有启动外部晶振的，用示波器怎么测的它是正常的呢？

我是使用的示波器检测了晶振的输入端，证明时钟信号输出了，至少给芯片了~

dontium 发表于 2017-4-7 16:05 是新手，还自己做的板子。你这叫一步到位哈。 好象仿真器是好的。连接目标芯片没有连接上。或者芯片没 ...

恩恩仿真器应该没问题，报错提示的说CCS探测到的芯片不是我的设置的target芯片，让我从新配置目标文件； 第二个错误是芯片一直处于复位状态，可实际上使用万用表测量复位引脚并不是一直处于低电平状态，只有我按下复位键的时候才被拉低； 第三，使用示波器测试了晶振也都正常，芯片的供电引脚电平都正常；我也会再请教一下身边的高人！

huaiqiao 发表于 2017-4-7 18:24 这个问题我看到好几个人在问这个JTAG的问题： 1、排除硬件连接.不上电的情况下，检查下有些线是否是通的。 ...

首先感谢您能够恢复我，刚才又做了一下检测，从一个芯片的小系统来看，主要是时钟（晶振）、复位和JTAG电路，通过示波器和万用表检测，前两部分都正常，可是CCS6.0报错说，芯片一直处于复位状态，这就不能理解了~ C28xx: Failed CPU Reset: (Error -1137 @ 0x0) Device is held in reset. Take the device out of reset, and retry the operation. (Emulation package 5.1.507.0) C28xx: Trouble Reading Register PC: (Error -1137 @ 0x0) Device is held in reset. Take the device out of reset, and retry the operation. (Emulation package 5.1.507.0) 准备使用其他的仿真器和其他版本的编译器写一个测试过程~{:1_104:}

dontium 发表于 2017-4-7 16:05 是新手，还自己做的板子。你这叫一步到位哈。 好象仿真器是好的。连接目标芯片没有连接上。或者芯片没 ...

版主见笑了，以前一直做FPGA，现在项目做的关于DSP~~~我在一直学习，感谢您能回复我！

飞鸿浩劫 发表于 2017-3-28 19:52 后面几张泰克是来砸场子的？

:loveliness:即使是竞争对手的产品，我觉得也没什么问题，毕竟是KERSIGHT带我入门的~

:不错不错，学习一下

elvike 发表于 2017-2-28 22:12 首先看正常工程build后工程输出的map文件，是有代码存到flash的 再来看看你的工程输出map文件 一 ...

谢谢谢谢，问题已经解决~~~

dontium 发表于 2017-2-28 21:10 我写了一篇文章，在FLASH里运行。你可以看看，

谢谢版主，问题已经解决~~~

elvike 发表于 2017-2-28 15:27 你用哪个版本的ccs，把工程打包上来看看

这是我写的一个led闪烁的例子下载到RAM中可以使用而flash中不能使用~~~

elvike 发表于 2017-2-28 15:27 你用哪个版本的ccs，把工程打包上来看看

我的CCS版本是6.0~~~我的工程如附件

elvike 发表于 2017-2-28 14:45 我已经废了

遗憾~~~

哥们，我是搞FPGA的,我很有兴趣加入大伙：QQ 909589042

elvike 发表于 2017-2-28 11:03 对比一下例程，你还需要一个nonBIOS的cmd，还有一些flash启动需要的文件比如CodeStartBranch

哥们，您说的那两个文件我工程里面有；我对着那个例程看了看，他又的文件我都有，还是不明白那里出错了。方面六个联系方式吗，想向您请教一下~~~

elvike 发表于 2015-2-27 01:10 尼玛不容易啊

`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: Liqingtao // // Create Date:    10:07:29 11/22/2016 // Design Name: // Module Name:    led // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module led(            div_clk,            rst_n,            cn            );                               //input signal;   input       div_clk;   input       rst_n;   //output signal;   output[5:0] cn;   reg [5:0]  cn;      reg  [2:0]  counter;   always@(posedge div_clk or negedge rst_n)     begin     if(!rst_n)       begin        counter

`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer:Liqingtao // // Create Date:    09:51:48 11/22/2016 // Design Name: // Module Name:    div // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module div(            clk,            rst_n,            div_clk            );   //input signal;   input    clk;   input    rst_n; //output signal;   output   div_clk;   reg [31:0] counter;   reg        div_clk;   always@(posedge clk or negedge rst_n)     begin       if(!rst_n)         begin           counter