潇湘0922

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    1. modelsim与signaltap仿真结果不一样 2/6101 FPGA/CPLD 2016-09-02
      5525 发表于 2016-9-1 19:53 楼主 同志， 认真看了两个图，都没法看，能清晰点吗。 通常说辞：   signaltap 和 modelsim 波 ...
      非常感谢您的回复，在编译的时候发现时序分析报告这儿报错。
    2. 多路音频信号的并转串 6/3936 FPGA/CPLD 2016-08-04
      5525 发表于 2016-8-3 11:10 楼主，你好 你方便把你的思路画个图，拍照上来，我们看了，在画个给你。 这样效率高些，节约您的时间。
      我有点思路啦，先试着写下，非常感谢您的回复！
    3. 多路音频信号的并转串 6/3936 FPGA/CPLD 2016-08-03
      5525 发表于 2016-8-2 21:28 楼主，你好 问几个问题哈。 你的输入I2S，里面到底是几路音频？ 你的输出是“并转串输出”，具体是设 ...
      您好，谢谢您的回复。 大概是这个思路：前端设置6路mic采集数据，每两路mic数据经过AD（例如mic1,2经过AD1，mic3,4经过AD2。。。）后输入到FPGA（按同时到达）后通过I2S协议后对这六路数据在sram或者ram中排序，最后再经过I2S协议，一个时钟送出6个数。这是我整理出来的思路，请指点。采用的lattice的芯片，资源比较少，主要是利用FPGA的并行处理对数据排序。
    4. 【FPGA代码学习】之FFT(2) - IPcore 27/13136 FPGA/CPLD 2016-07-14
      @Clivexp  我matlab仿真fft时也出现了同样的问题，请问您怎么解决的？
    5. FPGA利用I2S与ARM之间的通信 5/3906 FPGA/CPLD 2016-06-13
      5525 发表于 2016-6-13 11:42 ARM 是主控，那么声音输出的那个时钟是什么时钟， 就最好把这个时钟给FPGA，然后FPGA给你声音 这样你同 ...
      太感谢了，明白了！{:1_128:}
    6. FPGA利用I2S与ARM之间的通信 5/3906 FPGA/CPLD 2016-06-13
      你好，是ARM作为主控制器，通过I2S对FPGA通信。采样频率设置LRCK=96000HZ，BW（n）=16bit，BCLK=96000×16×2=3072000HZ

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