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    1. FPGA边缘检测谁有没有有经验的朋友啊？求助 2/2323 FPGA/CPLD 2018-03-07
      gs001588 发表于 2018-3-7 15:24 什么样的“边沿检测”？是图像的吗，还是信号的。
      图像边缘检测
    2. 求助，FPGA边缘检测 2/2605 Altera SoC 2018-03-02
      电子微创意 发表于 2018-3-2 20:58 可以搞一搞目标分割
      可以大概说一下吗，谢谢！
    3. ISE问题求助 3/2812 EE_FPGA学习乐园 2018-02-28
      电子微创意 发表于 2018-2-6 19:42 你是不是要把时钟信号输出到普通IO口造成的？
      对啊
    4. 时序报红 6/2889 EE_FPGA学习乐园 2018-02-28
      heningbo 发表于 2018-2-27 17:38 我猜你用的是QUARTUS，如果没有进行时序约束，才会报红。找本书看看时序约束怎样设计。
      嗯嗯，确实是，多谢 了
    5. 时序报红 6/2889 EE_FPGA学习乐园 2018-01-26
      小范fpr 发表于 2018-1-25 12:11 下板可能正确，可能错误
      时序已经违规了为什么还有可能正确呢？
    6. 关于DDR SDRAM的读写时钟域问题 4/3446 Altera SoC 2018-01-23
      没人吗，求讨论啊
    7. ov7670 3/2781 EE_FPGA学习乐园 2018-01-23
      fjjjnk1234 发表于 2018-1-22 20:45 FPGA用的话，不需要买带FIFO的，买20块钱以内的就行。
      哦哦，知道了，多谢
    8. 开发板问题 4/2592 EE_FPGA学习乐园 2018-01-22
      chenzhufly 发表于 2018-1-22 11:43 可以实现
      你是说把两个板子连通可以实现吗？可以详细说一下吗
    9. 关于DDR SDRAM的读写时钟域问题 4/3446 Altera SoC 2018-01-19
      okhxyyo 发表于 2018-1-19 14:57 奇怪
      什么意思
    10. 论坛里有代做研究生毕业设计的吗？ 15/6359 EE_FPGA学习乐园 2018-01-18
      24不可说 发表于 2018-1-17 21:38 都特么研究生了，还代做毕设，丢人不
      实验室的项目不让我写，做其他的又怕来不及。。。
    11. ISE调用modelsim错误 2/1944 FPGA/CPLD 2018-01-03
      青城山下 发表于 2018-1-3 18:59 你的ISE和modelsim的库没有关联起来
      可是我半年前还用过呢，那我还是重新关联一次吧
    12. 关于eMMC 2/2749 EE_FPGA学习乐园 2017-07-22
      白丁 发表于 2017-7-22 10:53 emmc是nandflash+controler（nand管理），两样东西都封装在一起，不用关心复杂的nand管理了，host指你读写e ...
      哦哦
    13. 如果我的设计不涉及外部芯片输入的话，OFFSET IN 应该怎么约束？ 4/3238 EE_FPGA学习乐园 2017-06-09
      没人吗
    14. case语句中，最后default：；什么意思？ 9/11647 EE_FPGA学习乐园 2017-06-08
      lcofjp 发表于 2017-5-12 23:39 ;是空语句,语法上就是一个语句，在表达不想执行任何操作，但在语法上又不得不填写一个语句的时候，就可以用 ...
      多谢指点
    15. case语句中，最后default：；什么意思？ 9/11647 EE_FPGA学习乐园 2017-06-08
      qwerghf 发表于 2017-5-12 22:09 可以不写，不执行任何语句
      恩恩，知道了
    16. ise和modlesim联合进行仿真 1/2350 模拟电子 2017-05-02
      写测试文件了吗，怎么没看见时钟
    17. FLASH重新复位或者上电后是如何确定上次数据存储地址的？？？ 2/4719 EE_FPGA学习乐园 2017-04-28
      白丁 发表于 2017-4-27 19:52 也不说清楚是nor flash还是nand flash啊，方法很多要根据你自己的需求来。
      nandflash，我现在想了一种办法是上电先检测全是FF的块，检测到的第一块就是本次存储的第一块，但是我不知道该怎么标记这个块，当数据写入的时候标记的块的地址应该怎么写才好。求指点！
    18. wire[3:0] key_an = key_rst_r & (~key_rst);... 6/3613 FPGA/CPLD 2017-03-17
      suoma 发表于 2017-3-17 12:05 key_rst_r & (~key_rst)应该是和某一状态比较
      就是每隔20ms，前后两次按键状态的比较对吧？
    19. AD采集之后数据第一时间会存到哪里或者去往哪里 2/2408 FPGA/CPLD 2017-03-14
      suoma 发表于 2017-3-13 18:29 寄存器
      AD内部也有寄存器吗？
    20. 基于FPGA产生两个控制脉冲 27/7285 EE_FPGA学习乐园 2016-06-14
      5525 发表于 2016-6-6 22:50 邮件已发，请查收。 就是根据你的实际输入生成一个core，搞定FPGA的基础，时钟。 下面就可以设计，正式开 ...
      谢了
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