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1. 并串转换有瑕疵 7/2659 FPGA/CPLD 2016-06-14
  
  5525 发表于 2016-6-13 22:24 这样写，活没法干啊，你可以尝试这么写 if （load ） shift_req
  不过哥，我还是有点强迫症晚期的提醒一下，else后面不能接条件语句，应该用else if
2. 并串转换有瑕疵 7/2659 FPGA/CPLD 2016-06-14
  
  嗯，谢谢，我试试
3. 并串转换有瑕疵 7/2659 FPGA/CPLD 2016-06-13
  
  5525 发表于 2016-6-13 21:24 刚写代码，内部信号要拿出来看啊，这都不看，以后东西一多，可就忙啦
  state16是表示让data_in数据输入到数据缓存data_buf中，我尝试过把这个过程拿到case语句外面，可是那样会造成转换的错码和丢码的现象。。所以我就在case里面多加了已个状态。。。
4. 自己画的STM32F407VET6板子，分享个以太网程序 36/21013 stm32/stm8 2016-04-22
  
  板子做的很漂亮，高手啊
5. 新人初学单片机，却要搞这个毕业设计，简直残，特来求助 25/5324 单片机 2016-04-22
  
  丧心病狂啊，机械专业都来和我们抢饭碗了:lol:lol:lol
6. 为什么FPGA引脚全都输出高电平 11/5523 FPGA/CPLD 2016-04-15
  
  ou513 发表于 2016-4-15 10:31 你写个一个简单的计数LED闪烁也不行？？？
  没有，我让一个IO口输出方波，用示波器检测，得到的是看起来像高电平的波形，顺手测了其他的没有用到IO口都是一样的波形。。。应该这个看起来像高电平的波形就是高阻态吧。。。
7. 为什么FPGA引脚全都输出高电平 11/5523 FPGA/CPLD 2016-04-15
  
  ou513 发表于 2016-4-14 16:14 解决了就好
  成功地证明程序下载到FPGA里没有运行，然而为什么没有运行还在懵B中:surrender:
8. 为什么FPGA引脚全都输出高电平 11/5523 FPGA/CPLD 2016-04-14
  
  ou513 发表于 2016-4-14 10:44 这样就可能说明你的程序并没有正常运行，你弄个LED灯看一下
  最后证明程序没有运行。。。。
9. 为什么FPGA引脚全都输出高电平 11/5523 FPGA/CPLD 2016-04-14
  
  ou513 发表于 2016-4-14 08:20 你确认了是全部是高电平啊，你下载的程序有没有运行呢？
  我只是编了一个测试程序，输出的应该是方波，但是示波器只能显示高电平，而且所有的引脚除了GND脚都是高电平输出，也不知道程序是否运行
10. 为什么FPGA引脚全都输出高电平 11/5523 FPGA/CPLD 2016-04-13
  
  白丁发表于 2016-4-13 20:56 是除了所用的引脚都输出高电平吗？没用的引脚要设置为三态
  设置了，我下载程序前就把unused pins设置为input tri-stated
11. FPGA最小系统有问题？ 1/1973 FPGA/CPLD 2016-04-13
  
  是不是哪里设置出了问题？
12. 炼狱传奇-倍频电路之战 2/3575 FPGA/CPLD 2016-03-10
  
  请教师兄大神，倍频电路为什么占空比不可控啊
13. AD布线线宽问题 19/30575 PCB设计 2016-01-14
  
  okhxyyo 发表于 2016-1-14 15:37 不会，你的电源线优先级要比一般的信号线的优先级高，那他评判的时候先看电源线规则，然后其他线不是电源 ...
  谢谢大神指点迷津
14. AD布线线宽问题 19/30575 PCB设计 2016-01-14
  
  qwqwqw2088 发表于 2016-1-13 22:33 AD软件 PCB布线更改线宽几个方法 1.设置altium designer的默认pcb线宽在布线前直接在设计规则中设置：D ...
  很详细，谢谢，还是很有帮助的
15. AD布线线宽问题 19/30575 PCB设计 2016-01-14
  
  okhxyyo 发表于 2016-1-14 15:29 所以可能根本不是你的规则问题，而是你的规则优先级有问题！！一种你的规则优先级是普遍的那种优先的，所 ...
  大神果然火眼金睛，电源线的优先级是2，如果把他设置为1会不会影响到信号线？？
16. AD布线线宽问题 19/30575 PCB设计 2016-01-14
  
  zhangdaijinqf 发表于 2016-1-14 08:50 主要是设置好RULE
  规则设置过了，然而貌似并没有起到什么卵用{:1_142:}{:1_142:}
17. AD布线线宽问题 19/30575 PCB设计 2016-01-14
  
  zhangdaijinqf 发表于 2016-1-14 08:50 主要是设置好RULE
  规则设置过了，然而貌似并没有起到什么卵用。。。{:1_142:}{:1_142:}
18. AD布线线宽问题 19/30575 PCB设计 2016-01-14
  
  191033387 发表于 2016-1-14 08:36 看看规则里面的设置是不是小于1.5
  规则里面我设置了信号线和电源线两种线宽，但画电源线时把线宽改成规则里的线宽就变绿了，错误提示说违反了线宽限制。。
19. AD布线线宽问题 19/30575 PCB设计 2016-01-14
  
  这是错误提示
20. Quartus II里unused pins怎么设置 4/5318 FPGA/CPLD 2015-12-23
  
  小梅哥发表于 2015-12-23 11:02 恩，设置为这样主要是避免未使用的引脚被设置为输出，从而导致对其他芯片的驱动错误，或者该引脚本身PCB上 ...
  嗯嗯，大神一语惊醒梦中人，知其然更知其所以然，谢谢

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