elvike 发表于 2015-7-28 17:56 你的程序，，，，，，verilog是这样写程序的吗？你试着编译一下，看看吧，试试translate之后再仿真

怎么translate

elvike 发表于 2015-4-15 09:10 想问一下，你这是要找人设计PCB板还是加工PCB板。如果是加工，不可能会要求这些参数的，都是照着PCB加工文件来做

就是自己画好原理图，找别人画pcb

gh131413 发表于 2015-4-14 19:40 你发给厂家的PCB按道理不会有这个表格填，只有板厚，板材，铜皮厚度，字符和阻焊层颜色等……

是么，要是不填会有默认处理么，默认处理的话板子性能能保证么

dontium 发表于 2015-3-18 23:04 估计你的append方式吧。 在调试时，我觉得查看寄存器、变量等已经足够了，再存为文件好象必要性不大

             因为我需要读出数据，再用MATLAB转成图像。

chenzhufly 发表于 2015-1-27 14:50 是的，数据线是双向的

再问下，cpld一边跟DSP的8根数据线相连，一边有外接的输入管脚，如果cpld输入管脚接的是A/D的数字输出，可以直接用DSP编程读取么，还是说必须通过FIFO缓存下才能读取A/D数据？不知道你做过没

chenzhufly 发表于 2015-1-27 12:30 对系统理解的有些问题 对于DSP来说，地址线一定是输出的，所以cpld不能对地址线赋值

那数据线就可以吧

cer1991 发表于 2015-1-25 15:10 用磁珠或者0欧电阻隔离吧。 主处理板（AGND）——0欧电阻——AD模块数字地 主处理板（AGND）——0欧电阻（可加可不加，看实际情况）——AD模块模拟地

”主处理板（AGND）——0欧电阻（可加可不加，看实际情况）——AD模块模拟地“什么情况要加什么情况不用加啊？

chenzhufly 发表于 2015-1-14 10:35 不是有50M的晶振了吗  为什么还要接？ 是你不知道如何进行系统设计吧，你外接的频率多高？

            板子上的晶振是给DSP的，没有给cpld。外接频率50M。             是的，不清楚FIFO的读/写时钟信号和读/写使能信号由谁提供,读时钟和读使能信号是由DSP给的吧，那写时钟和写使能呢，是由后边接的A/D给么?                       

neufeifatonju 发表于 2015-1-17 15:22 既然板子上有晶振，外接是干什么用的

板子上的晶振是给DSP的，没有给cpld

chenzhufly 发表于 2015-1-13 23:14 1、不知道你用在什么地方，频率多高， 2、板子上是否原先有晶振，频率多高 要求不高的话，都是可以的，直接接

板子上带50M晶振，主要用于异步fifo（cpld是实现）的read clk 以及产生后续A/D的控制信号。直接接要对I/O口进行另外配置么？

仙猫 发表于 2015-1-14 09:50 有次伊索在街上遇一行人向他问路。 行人：“到城里去得花多长时间？” 伊索：“你走啊！” 行人：“我当然得走。我是说到城里需要多长时间？” 伊索：“你走啊！” 行人气极，愤然离开。 片刻，伊索向他喊道：“你需要两小时！” 行人奇怪地问：“你刚才怎么不告诉我呢？” 伊索：“不知你走得快慢，怎知需要多长时间呢？” ---------------------------- 你不说明晶振输出的信号性质，怎么判断能不能接呢？

晶振输出，能直接接么

chenzhufly 发表于 2015-1-13 17:38 时钟不也是数字信号吗？

我的意思是能不能输入正弦脉冲信号，或者说能不能外接晶振？

chenzhufly 发表于 2015-1-13 11:50 可以的

麻烦问下具体怎么实现的，您有试过么？预留的I/O口不是只能读数字信号么？