maychang 发表于 2017-7-4 12:08 “下面的电路有点令人费解” 有何费解？ 放大器与另一个放大器级联，仍然是一个放大器。其放大倍数是两个 ...

能不能大概分析下这个电路，谢谢！

学习了

XIANGWJ717 发表于 2009-6-15 16:04 入门太容易了，精通太难。

同意，精通实在太难:Cry:

就相当于一个矩阵键盘了。。。。

呵呵呵

loganhe 发表于 2013-12-23 14:07 您好， 我是夏老师的学生，帮忙老师就我知道的回答一下，不一定全面。 （1）reset的 无效（1）-〉有效 ...

谢谢您的回答，问题解决了。。。。。

夏老师：       您好！      最近在用你的书学习Verilog,受益颇多。但在我调试的时候遇到了一些疑惑，希望夏老师您可以解答。 （1）在您的第二个例程当中简单分频的时序电路设计，我不理解为什么要对reset信号进行一次高低电平的转换，通过我的调试我发现这一步是必不可少的，这是什么原因？           reset=1;         #10 reset=0;          #110 reset=1;   （2）在实际的设计当中也需要这样吗？ （3）一下是我自己用计数的方法设计的四分频，但仿真的时候发现，信号输出有错。 module four_clock(in_clock,out_clock); input in_clock; output  out_clock; reg out_clock; reg [31:0] count; initial begin     count[31:0]=32'h00000000; end always @(posedge in_clock) begin     count

看答案

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看来这的确是个不错的论坛

果然是个好东西，不错。。。。。:)

看看究竟肿么样