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1. 求助基于verilog的RS422协议 8/4555 FPGA/CPLD 2016-05-02
  
  楼上说的很对
2. Modelsim-Altera 10.1d问题，求大神帮忙 7/2636 FPGA/CPLD 2016-05-02
  
  4楼正解，重新定义d和pulse
3. 在使用quartus调用fir的IP核时，生成的时候一直卡在这里过不去 15/11768 FPGA/CPLD 2016-04-30
  
  嗯，不支持win8还是用win7吧
4. QUARTUS II延时 5/3287 FPGA/CPLD 2013-01-31
  
  QUARTUS自带计数器或自写计数器延时
5. 【社区大讲堂】如何在FPGA设计环境中加时序约束 48/45763 FPGA/CPLD 2013-01-01
  
  确实不错，FPGA约束很重要
6. Verilog 实现任意占空比、任意分频的方法 31/19245 FPGA/CPLD 2013-01-01
  
  不错
7. 用FPGA设计数字时钟怎么实现急 7/4314 FPGA/CPLD 2012-12-29
  
  外部输入晶振时钟，FPGA内部分频产生1hz时钟，周期即为1s了，剩下的就看你的需要了
8. 非阻塞赋值容易错语法点讨论 5/3170 FPGA/CPLD 2012-12-29
  
  always块里是顺序执行的

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