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1. 一道测试题教你一个终身受用的小哲理 780/90996 工作这点儿事 2012-07-21
  
  看看
2. 基于fpga时间精度的测量 4/2893 FPGA/CPLD 2012-05-11
  
  你应该说的是基于FPGA的TDC实现，网上找找资料吧，有很多方法的
3. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/764297 FPGA/CPLD 2012-02-29
  
  明白了，谢了，loganhe :carnation:
4. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/764297 FPGA/CPLD 2012-02-29
  
  嗯，谢谢老师，发现问题了。实例化的时候，有一个端口没用，让没用的端口的位置空着了，加上下面的程序的“.cout()”就好了。不过书上说空着也可以的，不知道为什么会报警告。 add8_ahead b2v_inst3( .cin(SYNTHESIZED_WIRE_19), .a(SYNTHESIZED_WIRE_20), .b(SYNTHESIZED_WIRE_21), .cout(), .s(SYNTHESIZED_WIRE_17));
5. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/764297 FPGA/CPLD 2012-02-28
  
  编译的时候出现如下警告Warning: 1 hierarchies have connectivity warnings - see the Connectivity Checks report folder这是什么错误，什么原因造成的？进行功能仿真的时候，发现仿真结果正常。但是不放心啊。。。

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