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1. 【FPGA入门到实战】常用verilog技巧(上，下) 源码&答疑 5/9482 FPGA/CPLD 2016-07-18
  
  :) 欢迎提问题
2. 【FPGA入门到实战】verilog 状态机描述风格源码&答疑 7/10502 FPGA/CPLD 2016-07-18
  
  这是视频连接地址！ https://training.eeworld.com.cn/course/3690
3. 数字接收机码元同步探讨,也称位同步,已经实现仿真探讨结果 4/3223 FPGA/CPLD 2011-12-01
  
  没人研究数字接收机吗？
4. 4FSK基带信号接收端位同步与最优抽判 9/7705 FPGA/CPLD 2011-11-23
  
  码元同步与最优抽判时刻算法采用插值滤波器和gardner 检错算法实现。matlab 仿真通过见下图，准备编写verilog代码。红色*点为最优判决时刻。K EYE 是20db SNR AWGN信道输出眼图。基带信号是4FSK
5. 求助：verilog的ODDR2使用问题 5/11861 FPGA/CPLD 2011-10-26
  
  看看位宽对不
6. 4FSK基带信号接收端位同步与最优抽判 9/7705 FPGA/CPLD 2011-10-23
  
  继续顶~等好人帮忙。有方法的指点一二哦:)
7. 4FSK基带信号接收端位同步与最优抽判 9/7705 FPGA/CPLD 2011-10-22
  
  基带成型滤波器就是用的SRRC滤波器 1.matlab 仿真定系数 2.Q值法定点转换 3.最优CSD码转换 4.加流水寄存器和加法化简我用verilog 实现的没有用乘法器，我仿真的眼图效果还不错。楼上对位同步和抽判有研究吗？我参考了一些资料基本都是靠频域抽取位同步脉冲的,硬件实现复杂程度太大。锁相环技术了解不是很多,不知道锁相环技术如何应用到位同步上。谁知道想能指点指点。
8. 4FSK基带信号接收端位同步与最优抽判 9/7705 FPGA/CPLD 2011-10-21
  
  自己顶等好心人帮忙
9. 已经笑死9999个了,您千万不要做第10000个！ 397/51583 聊聊、笑笑、闹闹 2011-10-13
  
  :call: :call: :Mad:
10. 北京放狠话——大龙芯被迫常驻北京 336/52005 FPGA/CPLD 2011-10-09
  
  看看什么情况

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