Verilog?VHDL这么不受欢迎？

谢谢老师！最初项目器件及其他购买渠道我无法控制，是采购部门的事情。如果真能确定是这个问题，我会要求在代理商那里购买，这牵扯到他们利益的问题。国企的事麻烦，我已经碰到过这样的事情几次了。但这个芯片他也能写进去，JTAG也能正常运行，AS也能出数据就是和JTAG结果不一样。真够郁闷的。 [ 本帖最后由 liily 于 2011-7-27 21:57 编辑 ]

您说的各个模块的测试我都是做过的，每部分的时序我在JTAG里也看过。 这个代码在jtag下载一直很稳定，可AS就不稳定。 还有就是signaltap里我观察的节点不同，最终结果就不同。深度不同结果也不同。  这个问题，我也问过技术支持。他直接告诉我要么AS上电的时钟和数据长度相差大，要么就是芯片是假的。我用的芯片是stratixii,代理商说让他看得还从来没见过真的。片子很贵，前面分步测试没发现问题，现在总测这样我实在不希望他是坏的。 我做的是DDC，数据速率运行速度现在是近90MHz，以后的应用中也许更高。这个速度按理应该可以啊，可现在都这样后面的就没信心了。 [ 本帖最后由 liily 于 2011-7-26 22:48 编辑 ]

我的级别低，看来没戏的

还有书送？

这个我已开始就怀疑过，但奇怪的是有一个程序有一个地方错了。可as加载后和jtag却出奇的结果一致。

这个弄了很长时间了，as后有时上电正确，有时上电就不正确，感觉像时序乱了。不正确的时候多