夏老师，我曾听别人说编写verilog时，要清楚代码所对应的电路，这里所说的电路指的是RTL级电路吗？如果是的话，在RTL电路中，我现在知道＞和＜对应的是lessthan，if else对应的是multiplexer等，请问编程（建模）时考虑相应电路的意义是什么？ 是为了减轻sta的负担吗？比如尽量减少对组合逻辑的连续使用以避免过大的数据延时？

夏老师您好，我看过您的书，如今能在网上看到您，真的倍感荣幸！

大虾们，简单说说就行，我是真不明白啊

看看

为什么没人回答啊？

原帖由 xu__changhua 于 2011-7-7 22:10 发表 楼主理解错了，发射结上流过的是发射结电流而不是基极电流你之所以有“发射结上流过的是基极电流”一说是因为你以为所学过的rbe（这里先忽略rb'e）是发射结电阻，其实那是基极等效电阻，发射结电阻应该表示为re，发 ...

  是的，我指的是rbe，现在我已明白这个rbe其实是不存在的，它只是一个等效电阻