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1. FPGA TCP/UDP千兆以太网高速传输，开源UDP版工程 38/16288 FPGA/CPLD 2016-03-09
  
  chenzhufly 发表于 2016-3-8 17:47 感谢楼主
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2. FPGA TCP/UDP千兆以太网高速传输，开源UDP版工程 38/16288 FPGA/CPLD 2016-03-09
  
  白丁发表于 2016-3-8 19:31 问下楼主的速度是怎样进行测试的啊？
  我测的是上传速度，在FPGA端有个接口 " input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, " 只要wr_full不为1，则一直向发送fifo写数据，然后在pc端写一个客户端程序接收数据，通过任务管理器就可以看到速度。
3. FPGA TCP/UDP千兆以太网高速传输，开源UDP版工程 38/16288 FPGA/CPLD 2016-03-08
  
  cclccl941123 发表于 2016-3-8 16:32 楼主能发我邮箱吗？
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4. 跟夏老师学FPGA（9）verilog模块的基本构成要素 7/3350 FPGA/CPLD 2011-06-16
  
  wire 和 reg 都可以为输出，输入必须是wire
5. FPGA设计中的加法乘法 13/7213 FPGA/CPLD 2011-06-08
  
  移位前后位宽应该没有改变，如定义reg signed [7:0] x; x >>> 1相当于 { x[7], x[6:1] }; 而x >> 1相当于 { 1'b0, x[6:1] }; 如定义reg [7:0] x; x >>> 1相当于 {1‘b0 x[6:1] }; 而x >> 1也相当于 { 1'b0, x[6:1] }; C语言中移位是根据是否是有符号数来决定的，有符号数都为算术移位，无符号术都为逻辑移位，verilog和C语言这里不同，应该注意一下
6. FPGA设计中的加法乘法 13/7213 FPGA/CPLD 2011-06-07
  
  还要注意有符号数与无符号数移位， > 是逻辑的，>是算术的
7. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/769583 FPGA/CPLD 2011-05-25
  
  谢谢夏老师
8. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/769583 FPGA/CPLD 2011-05-20
  
  我认为有时候一些模块没有用到，比如在解码时，某时刻10个模块中用了2个，其余的模块都在等控制信号，没有在计算。是不是可以把另外的时钟信号停掉，需要用时在打开时钟信号，这样能不能起到节电的效果？效果明显吗？这样有什么不好的地方？