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同意楼上。
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不建议用逻辑计数器来实现分频，复杂系统中，这样得到的时钟会不稳定。
推荐用内部分频器吧，有相应的IP核，或者调用原语即可。
如果需要切换工作时钟，用选择器吧。
希望对你有帮助。
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别着急换题目呀，再换一个还是不会，难道再换？
坚持！学习之，很快你就能掌握这门技巧！
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建议楼主赶紧过度到 Q II 吧
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出现该问题，我觉得楼主对数字电路理解上可能还是有些偏颇。
一旦被分配到某一个IO口，实现工具就在物理上将该信号与相应的IO口锁定；多个信号分配到同一IO口，哪怕这些信号来自于不同的component，哪怕在产生时隙上市错开的，实现工具和FPGA无法像“软件”那样实现物理上的切换。
多个信号要从同一IO口输出，只能有两种思路：
1. 用总线形式，将IO口定义为inout型(三态门)。
2. 用多路选择器来实现，这个时候严格来讲已经输出端已经是同一信号了。
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出现该问题，我觉得楼主对数字电路理解上可能还是有些偏颇。
一旦被分配到某一个IO口，实现工具就在物理上将该信号与相应的IO口锁定；多个信号分配到同一IO口，哪怕这些信号来自于不同的component，哪怕在产生时隙上市错开的，实现工具和FPGA无法像“软件”那样实现物理上的切换。
多个信号要从同一IO口输出，只能有两种思路：
1. 用总线形式，将IO口定义为inout型(三态门)，可输入，也可输出。
2. 用多路选择器来实现，这个时候严格来讲已经输出端已经是同一信号了。
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第一次听说串接电容来减小过冲的，没试过不敢妄加评论。
一般是串接电阻来减小过冲的，根据过冲的大小串接阻值与之相匹配的电阻，能有效减小过冲，你试试看。
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设定两个使能信号：
RE：读使能
WE：写使能
两个使能信号逻辑上定义为互斥。
当然，更根据你的应用需求，需要设定两个使能信号的优先级。
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ISE的安装目录下自带驱动的。
插入cable时，如果自动安装有问题，找到相应的目录手动加载之。
再不行的话，两个原因：你的ISE安装包不完整，或者是Cable是坏的。
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本人用的Xilinx的Spartan-6作为开发平台，用了很多RAM，说说我的理解（Altera了解不多）。
Spartan-6的B-RAM是18K一个单元块，也可以拆解为2个9K的B-RAM来使用。
设计时，如果需要的存储空间远小于9K，那采用分布式RAM（D-RAM），这样充分利用D-RAM配置的灵活性，以节省资源；若需要的存储空间远大于一个基本的B-RAM单元，一般我们采用了B-RAM块，这样，不单在综合实现时比较高效，实际应用时，资源利用也比较充分，还节省功耗。
不论B-RAM还是D-RAM都可以通过IP核来生成（能用IP核的，自然是优先用IP核好）。
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这个应该是电脑串口配置的问题，跟FPGA程序应该是没关系的。
查看一下串口助手、串口驱动程序有没有什么问题。
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哥们，这个很简单的呀！赶紧给分啊！
module miyue_19(clk,dout);
input clk;
output dout;
reg dout;
reg [3:0] dreg;
reg din;
always@(posedge clk)
begin
if(dreg == 4'b0000) //数据寄存器dreg从1开始
begin
dreg
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卓越网评价比较高的，基本都不错。
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现在还在用Max+plus 2，会不有些落后了？
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该RAM读写时以字节（8bit）为数据单元来进行，最多可存储32个。
还可以是别的自己定义的方式，比如512X16bit、64X8bit等等。
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好~~~~~~~~~~~~~~~~~~~~~~~
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不错~~~
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例化是必须的。你没回答我的疑问:faint:
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:call:
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谢谢回复！才看到，基本解决了。
FPGA/CPLD