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1. 新手求助，关于仿真的问题 4/2014 FPGA/CPLD 2013-01-23
  
  最基本的问题，时序电路不能用阻塞赋值语句 if(count1[2:0]==7) count1[2:0]=0; else count1[2:0]=count1[2:0]+1; clkout=count1[2]; 改为 if(count1 == 3'd7) count1
2. 新手编译出现问题，望前辈指点 4/2591 FPGA/CPLD 2013-01-23
  
  一个输入时钟对应了两个PLL，输入pin和PLL之间加一个bufg。
3. 关于内部逻辑模块被综合掉的问题 4/4044 FPGA/CPLD 2013-01-23
  
  可以把端口接入到一个中间寄存器中，这样就不会被综合掉
4. 资源占用方面的问题！！知道的大神请进来看看 10/7605 FPGA/CPLD 2013-01-23
  
  检查一下RTL的变化，也许能发现问题
5. 【FPGA设计】《FPGA设计高级技巧》全系列讲述已修改免费 1324/108543 FPGA/CPLD 2013-01-23
  
  谢谢楼主辛苦了

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