可能是软件版本的问题，黑金用的软件版本一般不高，请百度一下quartus_pgm.exe找找原因

打开工程的配置文件,然后直接在里面找到管脚约束的地方，把名字一改就行了

2.2 Main.c#include "my_includes.h"#include "LED.h"#include "SEG7.h"#include #ifdef DEBUG_APP#define APP_DEBUG(x)    DEBUG(x)#else#define APP_DEBUG(x)#endif /////////////////////////////////////////////////////////////////////////////////////////// Internal function prototype & data structure //////////////////////////////////////////////////////////////////////////////////////////////////////================= internal function prototype & data structure definit ===== #define MAX_TRY_CNT         1024#define USE_SDRAM_FOR_DATA #ifndef USE_SDRAM_FOR_DATA#define BUF_SAMPLE_NUM     (96000*5)  // 5 second @ 96K#endif void button_monitor_isr(void* context, alt_u32 id);bool button_monitor_start(volatile alt_u32 *pPressedMask);void TDC_monitor_isr(void* context, alt_u32 id);bool TDC_monitor_start(volatile alt_u32 *pPressedMask);void TEST_monitor_isr(void* context, alt_u32 id);bool TEST_monitor_start(volatile alt_u32 *pPressedMask);void display_time_elapsed(alt_u32 sample_num); void button_monitor_isr(void* context, alt_u32 id) {        volatile alt_u32* pPressedMask = (volatile alt_u32*) context;        *pPressedMask |= IORD_ALTERA_AVALON_PIO_EDGE_CAP(KEY_BASE) & 0x0F; // 4-button         IOWR_ALTERA_AVALON_PIO_EDGE_CAP(KEY_BASE, 0);        printf("in ISR\r\n");        printf("wr = %d rd = %d \r\n", IORD_ALTERA_AVALON_PIO_DATA(WR_FULL_BASE) & 0x01,                                               IORD_ALTERA_AVALON_PIO_DATA(RD_EMPT_BASE) & 0x01);} bool button_monitor_start(volatile alt_u32 *pPressedMask) {        bool bSuccess = TRUE;        // enable interrupt        IOWR_ALTERA_AVALON_PIO_IRQ_MASK(KEY_BASE, 0x0F); // 4-button         // Reset the edge catpure register        IOWR_ALTERA_AVALON_PIO_EDGE_CAP(KEY_BASE, 0);        printf("in start\r\n");        // register IRQ        if (bSuccess                        && (alt_irq_register(KEY_IRQ, (void *) pPressedMask,                                        button_monitor_isr) != 0)) {                printf("[SW-MONITOR]register button IRQ fail\r\n");                bSuccess = FALSE;        }         return bSuccess;}void TDC_monitor_isr(void* context, alt_u32 id) {        volatile alt_u32* pPressedMask = (volatile alt_u32*) context;        *pPressedMask |= IORD_ALTERA_AVALON_PIO_EDGE_CAP(WR_FULL_BASE) & 0x01; // 1-line in         IOWR_ALTERA_AVALON_PIO_EDGE_CAP(WR_FULL_BASE, 0);        printf("in fifo-ISR\r\n");} bool TDC_monitor_start(volatile alt_u32 *pPressedMask) {        bool bSuccess = TRUE;        // enable interrupt        IOWR_ALTERA_AVALON_PIO_IRQ_MASK(WR_FULL_BASE, 0x01); // 4-button         // Reset the edge catpure register        IOWR_ALTERA_AVALON_PIO_EDGE_CAP(WR_FULL_BASE, 0);        printf("in fifo-start\r\n");        // register IRQ        if (bSuccess                        && (alt_irq_register(WR_FULL_IRQ, (void *) pPressedMask,                                        TDC_monitor_isr) != 0)) {                printf("Fifo IRQ fail\r\n");                bSuccess = FALSE;        }         return bSuccess;}void TEST_monitor_isr(void* context, alt_u32 id) {        volatile alt_u32* pPressedMask = (volatile alt_u32*) context;        *pPressedMask |= IORD_ALTERA_AVALON_PIO_EDGE_CAP(TEST_SIG_BASE) & 0x01; // 1-line in         IOWR_ALTERA_AVALON_PIO_EDGE_CAP(TEST_SIG_BASE, 0);        printf("in test-ISR\r\n");} bool TEST_monitor_start(volatile alt_u32 *pPressedMask) {        bool bSuccess = TRUE;        // enable interrupt        IOWR_ALTERA_AVALON_PIO_IRQ_MASK(TEST_SIG_BASE, 0x01); // 4-button         // Reset the edge catpure register        IOWR_ALTERA_AVALON_PIO_EDGE_CAP(TEST_SIG_BASE, 0);        printf("in test-start\r\n");        // register IRQ        if (bSuccess                        && (alt_irq_register(TEST_SIG_IRQ, (void *) pPressedMask,                                        TEST_monitor_isr) != 0)) {                printf("TEST IRQ fail\r\n");                bSuccess = FALSE;        }         return bSuccess;} void display_time_elapsed(alt_u32 sample_num) {        // assume sample rate is 48K        alt_u32 time;        SEG7_Decimal(123456, 0x04);} bool init(void) {        bool bSuccess = TRUE;         SEG7_Clear();         SEG7_Decimal(0x00000000, 0x00);         return bSuccess;} int main() {         volatile alt_u32 button_mask = 0;        volatile alt_u32 tdc_mask = 0;        volatile alt_u32 test_mask = 0;        alt_u32 *pBuf, *pPlaying, *pRecording, RecordLen, PlayLen, data, try_cnt,                        buf_sample_size;         printf("\nHello World\n");         if (!init())                return 0; #ifdef USE_SDRAM_FOR_DATA        pBuf = (alt_u32 *) SDRAM_BASE;        buf_sample_size = SDRAM_SPAN / sizeof(alt_u32);#else            // alloc memory to stroe PCM data         buf_sample_size = BUF_SAMPLE_NUM;        pBuf = malloc(buf_sample_size * sizeof(alt_u32));        if (!pBuf) {                LCD_TextOut("malloc fail\n\n");                printf("malloc fail\r\n");                return 0;        }#endif            button_monitor_start(&button_mask);  // button IRQ        TDC_monitor_start(&tdc_mask);  // TDC IRQ        TEST_monitor_start(&test_mask);  // TDC IRQ        printf("ready\n");         // infinite loop        while (1) {                //         } }

altera_irq_clock_crosser #(                .IRQ_WIDTH (1)        ) irq_synchronizer_002 (                .receiver_clk   (pll_outclk2_clk),                    //       receiver_clk.clk                .sender_clk     (pll_outclk0_clk),                    //         sender_clk.clk                .receiver_reset (rst_controller_001_reset_out_reset), // receiver_clk_reset.reset                .sender_reset   (rst_controller_reset_out_reset),     //   sender_clk_reset.reset                .receiver_irq   (irq_synchronizer_002_receiver_irq),  //           receiver.irq                .sender_irq     (irq_mapper_receiver4_irq)            //             sender.irq        );         altera_reset_controller #(                .NUM_RESET_INPUTS          (2),                .OUTPUT_RESET_SYNC_EDGES   ("deassert"),                .SYNC_DEPTH                (2),                .RESET_REQUEST_PRESENT     (1),                .RESET_REQ_WAIT_TIME       (1),                .MIN_RST_ASSERTION_TIME    (3),                .RESET_REQ_EARLY_DSRT_TIME (1),                .USE_RESET_REQUEST_IN0     (0),                .USE_RESET_REQUEST_IN1     (0),                .USE_RESET_REQUEST_IN2     (0),                .USE_RESET_REQUEST_IN3     (0),                .USE_RESET_REQUEST_IN4     (0),                .USE_RESET_REQUEST_IN5     (0),                .USE_RESET_REQUEST_IN6     (0),                .USE_RESET_REQUEST_IN7     (0),                .USE_RESET_REQUEST_IN8     (0),                .USE_RESET_REQUEST_IN9     (0),                .USE_RESET_REQUEST_IN10    (0),                .USE_RESET_REQUEST_IN11    (0),                .USE_RESET_REQUEST_IN12    (0),                .USE_RESET_REQUEST_IN13    (0),                .USE_RESET_REQUEST_IN14    (0),                .USE_RESET_REQUEST_IN15    (0),                .ADAPT_RESET_REQUEST       (0)        ) rst_controller (                .reset_in0      (~reset_reset_n),                     // reset_in0.reset                .reset_in1      (cpu_debug_reset_request_reset),      // reset_in1.reset                .clk            (pll_outclk0_clk),                    //       clk.clk                .reset_out      (rst_controller_reset_out_reset),     // reset_out.reset                .reset_req      (rst_controller_reset_out_reset_req), //          .reset_req                .reset_req_in0  (1'b0),                               // (terminated)                .reset_req_in1  (1'b0),                               // (terminated)                .reset_in2      (1'b0),                               // (terminated)                .reset_req_in2  (1'b0),                               // (terminated)                .reset_in3      (1'b0),                               // (terminated)                .reset_req_in3  (1'b0),                               // (terminated)                .reset_in4      (1'b0),                               // (terminated)                .reset_req_in4  (1'b0),                               // (terminated)                .reset_in5      (1'b0),                               // (terminated)                .reset_req_in5  (1'b0),                               // (terminated)                .reset_in6      (1'b0),                               // (terminated)                .reset_req_in6  (1'b0),                               // (terminated)                .reset_in7      (1'b0),                               // (terminated)                .reset_req_in7  (1'b0),                               // (terminated)                .reset_in8      (1'b0),                               // (terminated)                .reset_req_in8  (1'b0),                               // (terminated)                .reset_in9      (1'b0),                               // (terminated)                .reset_req_in9  (1'b0),                               // (terminated)                .reset_in10     (1'b0),                               // (terminated)                .reset_req_in10 (1'b0),                               // (terminated)                .reset_in11     (1'b0),                               // (terminated)                .reset_req_in11 (1'b0),                               // (terminated)                .reset_in12     (1'b0),                               // (terminated)                .reset_req_in12 (1'b0),                               // (terminated)                .reset_in13     (1'b0),                               // (terminated)                .reset_req_in13 (1'b0),                               // (terminated)                .reset_in14     (1'b0),                               // (terminated)                .reset_req_in14 (1'b0),                               // (terminated)                .reset_in15     (1'b0),                               // (terminated)                .reset_req_in15 (1'b0)                                // (terminated)        );         altera_reset_controller #(                .NUM_RESET_INPUTS          (1),                .OUTPUT_RESET_SYNC_EDGES   ("deassert"),                .SYNC_DEPTH                (2),                .RESET_REQUEST_PRESENT     (0),                .RESET_REQ_WAIT_TIME       (1),                .MIN_RST_ASSERTION_TIME    (3),                .RESET_REQ_EARLY_DSRT_TIME (1),                .USE_RESET_REQUEST_IN0     (0),                .USE_RESET_REQUEST_IN1     (0),                .USE_RESET_REQUEST_IN2     (0),                .USE_RESET_REQUEST_IN3     (0),                .USE_RESET_REQUEST_IN4     (0),                .USE_RESET_REQUEST_IN5     (0),                .USE_RESET_REQUEST_IN6     (0),                .USE_RESET_REQUEST_IN7     (0),                .USE_RESET_REQUEST_IN8     (0),                .USE_RESET_REQUEST_IN9     (0),                .USE_RESET_REQUEST_IN10    (0),                .USE_RESET_REQUEST_IN11    (0),                .USE_RESET_REQUEST_IN12    (0),                .USE_RESET_REQUEST_IN13    (0),                .USE_RESET_REQUEST_IN14    (0),                .USE_RESET_REQUEST_IN15    (0),                .ADAPT_RESET_REQUEST       (0)        ) rst_controller_001 (                .reset_in0      (~reset_reset_n),                     // reset_in0.reset                .clk            (pll_outclk2_clk),                    //       clk.clk                .reset_out      (rst_controller_001_reset_out_reset), // reset_out.reset                .reset_req      (),                                   // (terminated)                .reset_req_in0  (1'b0),                               // (terminated)                .reset_in1      (1'b0),                               // (terminated)                .reset_req_in1  (1'b0),                               // (terminated)                .reset_in2      (1'b0),                               // (terminated)                .reset_req_in2  (1'b0),                               // (terminated)                .reset_in3      (1'b0),                               // (terminated)                .reset_req_in3  (1'b0),                               // (terminated)                .reset_in4      (1'b0),                               // (terminated)                .reset_req_in4  (1'b0),                               // (terminated)                .reset_in5      (1'b0),                               // (terminated)                .reset_req_in5  (1'b0),                               // (terminated)                .reset_in6      (1'b0),                               // (terminated)                .reset_req_in6  (1'b0),                               // (terminated)                .reset_in7      (1'b0),                               // (terminated)                .reset_req_in7  (1'b0),                               // (terminated)                .reset_in8      (1'b0),                               // (terminated)                .reset_req_in8  (1'b0),                               // (terminated)                .reset_in9      (1'b0),                               // (terminated)                .reset_req_in9  (1'b0),                               // (terminated)                .reset_in10     (1'b0),                               // (terminated)                .reset_req_in10 (1'b0),                               // (terminated)                .reset_in11     (1'b0),                               // (terminated)                .reset_req_in11 (1'b0),                               // (terminated)                .reset_in12     (1'b0),                               // (terminated)                .reset_req_in12 (1'b0),                               // (terminated)                .reset_in13     (1'b0),                               // (terminated)                .reset_req_in13 (1'b0),                               // (terminated)                .reset_in14     (1'b0),                               // (terminated)                .reset_req_in14 (1'b0),                               // (terminated)                .reset_in15     (1'b0),                               // (terminated)                .reset_req_in15 (1'b0)                                // (terminated)        );         altera_reset_controller #(                .NUM_RESET_INPUTS          (1),                .OUTPUT_RESET_SYNC_EDGES   ("deassert"),                .SYNC_DEPTH                (2),                .RESET_REQUEST_PRESENT     (1),                .RESET_REQ_WAIT_TIME       (1),                .MIN_RST_ASSERTION_TIME    (3),                .RESET_REQ_EARLY_DSRT_TIME (1),                .USE_RESET_REQUEST_IN0     (0),                .USE_RESET_REQUEST_IN1     (0),                .USE_RESET_REQUEST_IN2     (0),                .USE_RESET_REQUEST_IN3     (0),                .USE_RESET_REQUEST_IN4     (0),                .USE_RESET_REQUEST_IN5     (0),                .USE_RESET_REQUEST_IN6     (0),                .USE_RESET_REQUEST_IN7     (0),                .USE_RESET_REQUEST_IN8     (0),                .USE_RESET_REQUEST_IN9     (0),                .USE_RESET_REQUEST_IN10    (0),                .USE_RESET_REQUEST_IN11    (0),                .USE_RESET_REQUEST_IN12    (0),                .USE_RESET_REQUEST_IN13    (0),                .USE_RESET_REQUEST_IN14    (0),                .USE_RESET_REQUEST_IN15    (0),                .ADAPT_RESET_REQUEST       (0)        ) rst_controller_002 (                .reset_in0      (~reset_reset_n),                         // reset_in0.reset                .clk            (pll_outclk0_clk),                        //       clk.clk                .reset_out      (rst_controller_002_reset_out_reset),     // reset_out.reset                .reset_req      (rst_controller_002_reset_out_reset_req), //          .reset_req                .reset_req_in0  (1'b0),                                   // (terminated)                .reset_in1      (1'b0),                                   // (terminated)                .reset_req_in1  (1'b0),                                   // (terminated)                .reset_in2      (1'b0),                                   // (terminated)                .reset_req_in2  (1'b0),                                   // (terminated)                .reset_in3      (1'b0),                                   // (terminated)                .reset_req_in3  (1'b0),                                   // (terminated)                .reset_in4      (1'b0),                                   // (terminated)                .reset_req_in4  (1'b0),                                   // (terminated)                .reset_in5      (1'b0),                                   // (terminated)                .reset_req_in5  (1'b0),                                   // (terminated)                .reset_in6      (1'b0),                                   // (terminated)                .reset_req_in6  (1'b0),                                   // (terminated)                .reset_in7      (1'b0),                                   // (terminated)                .reset_req_in7  (1'b0),                                   // (terminated)                .reset_in8      (1'b0),                                   // (terminated)                .reset_req_in8  (1'b0),                                   // (terminated)                .reset_in9      (1'b0),                                   // (terminated)                .reset_req_in9  (1'b0),                                   // (terminated)                .reset_in10     (1'b0),                                   // (terminated)                .reset_req_in10 (1'b0),                                   // (terminated)                .reset_in11     (1'b0),                                   // (terminated)                .reset_req_in11 (1'b0),                                   // (terminated)                .reset_in12     (1'b0),                                   // (terminated)                .reset_req_in12 (1'b0),                                   // (terminated)                .reset_in13     (1'b0),                                   // (terminated)                .reset_req_in13 (1'b0),                                   // (terminated)                .reset_in14     (1'b0),                                   // (terminated)                .reset_req_in14 (1'b0),                                   // (terminated)                .reset_in15     (1'b0),                                   // (terminated)                .reset_req_in15 (1'b0)                                    // (terminated)        ); Endmodule

        audio_nios_mm_interconnect_1 mm_interconnect_1 (                .pll_outclk2_clk                                            (pll_outclk2_clk),                               //                                          pll_outclk2.clk                .cpu_peripheral_bridge_m0_reset_reset_bridge_in_reset_reset (rst_controller_001_reset_out_reset),            // cpu_peripheral_bridge_m0_reset_reset_bridge_in_reset.reset                .cpu_peripheral_bridge_m0_address                           (cpu_peripheral_bridge_m0_address),              //                             cpu_peripheral_bridge_m0.address                .cpu_peripheral_bridge_m0_waitrequest                       (cpu_peripheral_bridge_m0_waitrequest),          //                                                     .waitrequest                .cpu_peripheral_bridge_m0_burstcount                        (cpu_peripheral_bridge_m0_burstcount),           //                                                     .burstcount                .cpu_peripheral_bridge_m0_byteenable                        (cpu_peripheral_bridge_m0_byteenable),           //                                                     .byteenable                .cpu_peripheral_bridge_m0_read                              (cpu_peripheral_bridge_m0_read),                 //                                                     .read                .cpu_peripheral_bridge_m0_readdata                          (cpu_peripheral_bridge_m0_readdata),             //                                                     .readdata                .cpu_peripheral_bridge_m0_readdatavalid                     (cpu_peripheral_bridge_m0_readdatavalid),        //                                                     .readdatavalid                .cpu_peripheral_bridge_m0_write                             (cpu_peripheral_bridge_m0_write),                //                                                     .write                .cpu_peripheral_bridge_m0_writedata                         (cpu_peripheral_bridge_m0_writedata),            //                                                     .writedata                .cpu_peripheral_bridge_m0_debugaccess                       (cpu_peripheral_bridge_m0_debugaccess),          //                                                     .debugaccess                .din32_s1_address                                           (mm_interconnect_1_din32_s1_address),            //                                             din32_s1.address                .din32_s1_readdata                                          (mm_interconnect_1_din32_s1_readdata),           //                                                     .readdata                .key_s1_address                                             (mm_interconnect_1_key_s1_address),              //                                               key_s1.address                .key_s1_write                                               (mm_interconnect_1_key_s1_write),                //                                                     .write                .key_s1_readdata                                            (mm_interconnect_1_key_s1_readdata),             //                                                     .readdata                .key_s1_writedata                                           (mm_interconnect_1_key_s1_writedata),            //                                                     .writedata                .key_s1_chipselect                                          (mm_interconnect_1_key_s1_chipselect),           //                                                     .chipselect                .pio_led_s1_address                                         (mm_interconnect_1_pio_led_s1_address),          //                                           pio_led_s1.address                .pio_led_s1_write                                           (mm_interconnect_1_pio_led_s1_write),            //                                                     .write                .pio_led_s1_readdata                                        (mm_interconnect_1_pio_led_s1_readdata),         //                                                     .readdata                .pio_led_s1_writedata                                       (mm_interconnect_1_pio_led_s1_writedata),        //                                                     .writedata                .pio_led_s1_chipselect                                      (mm_interconnect_1_pio_led_s1_chipselect),       //                                                     .chipselect                .rd_empt_s1_address                                         (mm_interconnect_1_rd_empt_s1_address),          //                                           rd_empt_s1.address                .rd_empt_s1_readdata                                        (mm_interconnect_1_rd_empt_s1_readdata),         //                                                     .readdata                .rd_rqt_s1_address                                          (mm_interconnect_1_rd_rqt_s1_address),           //                                            rd_rqt_s1.address                .rd_rqt_s1_write                                            (mm_interconnect_1_rd_rqt_s1_write),             //                                                     .write                .rd_rqt_s1_readdata                                         (mm_interconnect_1_rd_rqt_s1_readdata),          //                                                     .readdata                .rd_rqt_s1_writedata                                        (mm_interconnect_1_rd_rqt_s1_writedata),         //                                                     .writedata                .rd_rqt_s1_chipselect                                       (mm_interconnect_1_rd_rqt_s1_chipselect),        //                                                     .chipselect                .seg7_avalon_slave_address                                  (mm_interconnect_1_seg7_avalon_slave_address),   //                                    seg7_avalon_slave.address                .seg7_avalon_slave_write                                    (mm_interconnect_1_seg7_avalon_slave_write),     //                                                     .write                .seg7_avalon_slave_read                                     (mm_interconnect_1_seg7_avalon_slave_read),      //                                                     .read                .seg7_avalon_slave_readdata                                 (mm_interconnect_1_seg7_avalon_slave_readdata),  //                                                     .readdata                .seg7_avalon_slave_writedata                                (mm_interconnect_1_seg7_avalon_slave_writedata), //                                                     .writedata                .sw_s1_address                                              (mm_interconnect_1_sw_s1_address),               //                                                sw_s1.address                .sw_s1_write                                                (mm_interconnect_1_sw_s1_write),                 //                                                     .write                .sw_s1_readdata                                             (mm_interconnect_1_sw_s1_readdata),              //                                                     .readdata                .sw_s1_writedata                                            (mm_interconnect_1_sw_s1_writedata),             //                                                     .writedata                .sw_s1_chipselect                                           (mm_interconnect_1_sw_s1_chipselect),            //                                                     .chipselect                .wr_full_s1_address                                         (mm_interconnect_1_wr_full_s1_address),          //                                           wr_full_s1.address                .wr_full_s1_write                                           (mm_interconnect_1_wr_full_s1_write),            //                                                     .write                .wr_full_s1_readdata                                        (mm_interconnect_1_wr_full_s1_readdata),         //                                                     .readdata                .wr_full_s1_writedata                                       (mm_interconnect_1_wr_full_s1_writedata),        //                                                     .writedata                .wr_full_s1_chipselect                                      (mm_interconnect_1_wr_full_s1_chipselect)        //                                                     .chipselect        );         audio_nios_irq_mapper irq_mapper (                .clk           (pll_outclk0_clk),                //       clk.clk                .reset         (rst_controller_reset_out_reset), // clk_reset.reset                .receiver0_irq (irq_mapper_receiver0_irq),       // receiver0.irq                .receiver1_irq (irq_mapper_receiver1_irq),       // receiver1.irq                .receiver2_irq (irq_mapper_receiver2_irq),       // receiver2.irq                .receiver3_irq (irq_mapper_receiver3_irq),       // receiver3.irq                .receiver4_irq (irq_mapper_receiver4_irq),       // receiver4.irq                .sender_irq    (cpu_irq_irq)                     //    sender.irq        );         altera_irq_clock_crosser #(                .IRQ_WIDTH (1)        ) irq_synchronizer (                .receiver_clk   (pll_outclk2_clk),                    //       receiver_clk.clk                .sender_clk     (pll_outclk0_clk),                    //         sender_clk.clk                .receiver_reset (rst_controller_001_reset_out_reset), // receiver_clk_reset.reset                .sender_reset   (rst_controller_reset_out_reset),     //   sender_clk_reset.reset                .receiver_irq   (irq_synchronizer_receiver_irq),      //           receiver.irq                .sender_irq     (irq_mapper_receiver1_irq)            //             sender.irq        );         altera_irq_clock_crosser #(                .IRQ_WIDTH (1)        ) irq_synchronizer_001 (                .receiver_clk   (pll_outclk2_clk),                    //       receiver_clk.clk                .sender_clk     (pll_outclk0_clk),                    //         sender_clk.clk                .receiver_reset (rst_controller_001_reset_out_reset), // receiver_clk_reset.reset                .sender_reset   (rst_controller_reset_out_reset),     //   sender_clk_reset.reset                .receiver_irq   (irq_synchronizer_001_receiver_irq),  //           receiver.irq                .sender_irq     (irq_mapper_receiver2_irq)            //             sender.irq        );

audio_nios_timer timer (                .clk        (pll_outclk0_clk),                       //   clk.clk                .reset_n    (~rst_controller_002_reset_out_reset),   // reset.reset_n                .address    (mm_interconnect_0_timer_s1_address),    //    s1.address                .writedata  (mm_interconnect_0_timer_s1_writedata),  //      .writedata                .readdata   (mm_interconnect_0_timer_s1_readdata),   //      .readdata                .chipselect (mm_interconnect_0_timer_s1_chipselect), //      .chipselect                .write_n    (~mm_interconnect_0_timer_s1_write),     //      .write_n                .irq        (irq_mapper_receiver3_irq)               //   irq.irq        );         audio_nios_wr_full wr_full (                .clk        (pll_outclk2_clk),                         //                 clk.clk                .reset_n    (~rst_controller_001_reset_out_reset),     //               reset.reset_n                .address    (mm_interconnect_1_wr_full_s1_address),    //                  s1.address                .write_n    (~mm_interconnect_1_wr_full_s1_write),     //                    .write_n                .writedata  (mm_interconnect_1_wr_full_s1_writedata),  //                    .writedata                .chipselect (mm_interconnect_1_wr_full_s1_chipselect), //                    .chipselect                .readdata   (mm_interconnect_1_wr_full_s1_readdata),   //                    .readdata                .in_port    (wr_full_external_connection_export),      // external_connection.export                .irq        (irq_synchronizer_002_receiver_irq)        //                 irq.irq        );         audio_nios_mm_interconnect_0 mm_interconnect_0 (                .pll_outclk0_clk                             (pll_outclk0_clk),                                           //                           pll_outclk0.clk                .cpu_reset_reset_bridge_in_reset_reset       (rst_controller_reset_out_reset),                            //       cpu_reset_reset_bridge_in_reset.reset                .jtag_uart_reset_reset_bridge_in_reset_reset (rst_controller_002_reset_out_reset),                        // jtag_uart_reset_reset_bridge_in_reset.reset                .cpu_data_master_address                     (cpu_data_master_address),                                   //                       cpu_data_master.address                .cpu_data_master_waitrequest                 (cpu_data_master_waitrequest),                               //                                      .waitrequest                .cpu_data_master_byteenable                  (cpu_data_master_byteenable),                                //                                      .byteenable                .cpu_data_master_read                        (cpu_data_master_read),                                      //                                      .read                .cpu_data_master_readdata                    (cpu_data_master_readdata),                                  //                                      .readdata                .cpu_data_master_readdatavalid               (cpu_data_master_readdatavalid),                             //                                      .readdatavalid                .cpu_data_master_write                       (cpu_data_master_write),                                     //                                      .write                .cpu_data_master_writedata                   (cpu_data_master_writedata),                                 //                                      .writedata                .cpu_data_master_debugaccess                 (cpu_data_master_debugaccess),                               //                                      .debugaccess                .cpu_instruction_master_address              (cpu_instruction_master_address),                            //                cpu_instruction_master.address                .cpu_instruction_master_waitrequest          (cpu_instruction_master_waitrequest),                        //                                      .waitrequest                .cpu_instruction_master_read                 (cpu_instruction_master_read),                               //                                      .read                .cpu_instruction_master_readdata             (cpu_instruction_master_readdata),                           //                                      .readdata                .cpu_instruction_master_readdatavalid        (cpu_instruction_master_readdatavalid),                      //                                      .readdatavalid                .cpu_debug_mem_slave_address                 (mm_interconnect_0_cpu_debug_mem_slave_address),             //                   cpu_debug_mem_slave.address                .cpu_debug_mem_slave_write                   (mm_interconnect_0_cpu_debug_mem_slave_write),               //                                      .write                .cpu_debug_mem_slave_read                    (mm_interconnect_0_cpu_debug_mem_slave_read),                //                                      .read                .cpu_debug_mem_slave_readdata                (mm_interconnect_0_cpu_debug_mem_slave_readdata),            //                                      .readdata                .cpu_debug_mem_slave_writedata               (mm_interconnect_0_cpu_debug_mem_slave_writedata),           //                                      .writedata                .cpu_debug_mem_slave_byteenable              (mm_interconnect_0_cpu_debug_mem_slave_byteenable),          //                                      .byteenable                .cpu_debug_mem_slave_waitrequest             (mm_interconnect_0_cpu_debug_mem_slave_waitrequest),         //                                      .waitrequest                .cpu_debug_mem_slave_debugaccess             (mm_interconnect_0_cpu_debug_mem_slave_debugaccess),         //                                      .debugaccess                .cpu_peripheral_bridge_s0_address            (mm_interconnect_0_cpu_peripheral_bridge_s0_address),        //              cpu_peripheral_bridge_s0.address                .cpu_peripheral_bridge_s0_write              (mm_interconnect_0_cpu_peripheral_bridge_s0_write),          //                                      .write                .cpu_peripheral_bridge_s0_read               (mm_interconnect_0_cpu_peripheral_bridge_s0_read),           //                                      .read                .cpu_peripheral_bridge_s0_readdata           (mm_interconnect_0_cpu_peripheral_bridge_s0_readdata),       //                                      .readdata                .cpu_peripheral_bridge_s0_writedata          (mm_interconnect_0_cpu_peripheral_bridge_s0_writedata),      //                                      .writedata                .cpu_peripheral_bridge_s0_burstcount         (mm_interconnect_0_cpu_peripheral_bridge_s0_burstcount),     //                                      .burstcount                .cpu_peripheral_bridge_s0_byteenable         (mm_interconnect_0_cpu_peripheral_bridge_s0_byteenable),     //                                      .byteenable                .cpu_peripheral_bridge_s0_readdatavalid      (mm_interconnect_0_cpu_peripheral_bridge_s0_readdatavalid),  //                                      .readdatavalid                .cpu_peripheral_bridge_s0_waitrequest        (mm_interconnect_0_cpu_peripheral_bridge_s0_waitrequest),    //                                      .waitrequest                .cpu_peripheral_bridge_s0_debugaccess        (mm_interconnect_0_cpu_peripheral_bridge_s0_debugaccess),    //                                      .debugaccess                .jtag_uart_avalon_jtag_slave_address         (mm_interconnect_0_jtag_uart_avalon_jtag_slave_address),     //           jtag_uart_avalon_jtag_slave.address                .jtag_uart_avalon_jtag_slave_write           (mm_interconnect_0_jtag_uart_avalon_jtag_slave_write),       //                                      .write                .jtag_uart_avalon_jtag_slave_read            (mm_interconnect_0_jtag_uart_avalon_jtag_slave_read),        //                                      .read                .jtag_uart_avalon_jtag_slave_readdata        (mm_interconnect_0_jtag_uart_avalon_jtag_slave_readdata),    //                                      .readdata                .jtag_uart_avalon_jtag_slave_writedata       (mm_interconnect_0_jtag_uart_avalon_jtag_slave_writedata),   //                                      .writedata                .jtag_uart_avalon_jtag_slave_waitrequest     (mm_interconnect_0_jtag_uart_avalon_jtag_slave_waitrequest), //                                      .waitrequest                .jtag_uart_avalon_jtag_slave_chipselect      (mm_interconnect_0_jtag_uart_avalon_jtag_slave_chipselect),  //                                      .chipselect                .onchip_memory2_s1_address                   (mm_interconnect_0_onchip_memory2_s1_address),               //                     onchip_memory2_s1.address                .onchip_memory2_s1_write                     (mm_interconnect_0_onchip_memory2_s1_write),                 //                                      .write                .onchip_memory2_s1_readdata                  (mm_interconnect_0_onchip_memory2_s1_readdata),              //                                      .readdata                .onchip_memory2_s1_writedata                 (mm_interconnect_0_onchip_memory2_s1_writedata),             //                                      .writedata                .onchip_memory2_s1_byteenable                (mm_interconnect_0_onchip_memory2_s1_byteenable),            //                                      .byteenable                .onchip_memory2_s1_chipselect                (mm_interconnect_0_onchip_memory2_s1_chipselect),            //                                      .chipselect                .onchip_memory2_s1_clken                     (mm_interconnect_0_onchip_memory2_s1_clken),                 //                                      .clken                .sdram_s1_address                            (mm_interconnect_0_sdram_s1_address),                        //                              sdram_s1.address                .sdram_s1_write                              (mm_interconnect_0_sdram_s1_write),                          //                                      .write                .sdram_s1_read                               (mm_interconnect_0_sdram_s1_read),                           //                                      .read                .sdram_s1_readdata                           (mm_interconnect_0_sdram_s1_readdata),                       //                                      .readdata                .sdram_s1_writedata                          (mm_interconnect_0_sdram_s1_writedata),                      //                                      .writedata                .sdram_s1_byteenable                         (mm_interconnect_0_sdram_s1_byteenable),                     //                                      .byteenable                .sdram_s1_readdatavalid                      (mm_interconnect_0_sdram_s1_readdatavalid),                  //                                      .readdatavalid                .sdram_s1_waitrequest                        (mm_interconnect_0_sdram_s1_waitrequest),                    //                                      .waitrequest                .sdram_s1_chipselect                         (mm_interconnect_0_sdram_s1_chipselect),                     //                                      .chipselect                .sysid_qsys_control_slave_address            (mm_interconnect_0_sysid_qsys_control_slave_address),        //              sysid_qsys_control_slave.address                .sysid_qsys_control_slave_readdata           (mm_interconnect_0_sysid_qsys_control_slave_readdata),       //                                      .readdata                .timer_s1_address                            (mm_interconnect_0_timer_s1_address),                        //                              timer_s1.address                .timer_s1_write                              (mm_interconnect_0_timer_s1_write),                          //                                      .write                .timer_s1_readdata                           (mm_interconnect_0_timer_s1_readdata),                       //                                      .readdata                .timer_s1_writedata                          (mm_interconnect_0_timer_s1_writedata),                      //                                      .writedata                .timer_s1_chipselect                         (mm_interconnect_0_timer_s1_chipselect)                      //                                      .chipselect        );

audio_nios_sdram sdram (                .clk            (pll_outclk0_clk),                          //   clk.clk                .reset_n        (~rst_controller_002_reset_out_reset),      // reset.reset_n                .az_addr        (mm_interconnect_0_sdram_s1_address),       //    s1.address                .az_be_n        (~mm_interconnect_0_sdram_s1_byteenable),   //      .byteenable_n                .az_cs          (mm_interconnect_0_sdram_s1_chipselect),    //      .chipselect                .az_data        (mm_interconnect_0_sdram_s1_writedata),     //      .writedata                .az_rd_n        (~mm_interconnect_0_sdram_s1_read),         //      .read_n                .az_wr_n        (~mm_interconnect_0_sdram_s1_write),        //      .write_n                .za_data        (mm_interconnect_0_sdram_s1_readdata),      //      .readdata                .za_valid       (mm_interconnect_0_sdram_s1_readdatavalid), //      .readdatavalid                .za_waitrequest (mm_interconnect_0_sdram_s1_waitrequest),   //      .waitrequest                .zs_addr        (sdram_wire_addr),                          //  wire.export                .zs_ba          (sdram_wire_ba),                            //      .export                .zs_cas_n       (sdram_wire_cas_n),                         //      .export                .zs_cke         (sdram_wire_cke),                           //      .export                .zs_cs_n        (sdram_wire_cs_n),                          //      .export                .zs_dq          (sdram_wire_dq),                            //      .export                .zs_dqm         (sdram_wire_dqm),                           //      .export                .zs_ras_n       (sdram_wire_ras_n),                         //      .export                .zs_we_n        (sdram_wire_we_n)                           //      .export        );         SEG7_IF #(                .SEG7_NUM       (6),                .ADDR_WIDTH     (3),                .DEFAULT_ACTIVE (1),                .LOW_ACTIVE     (1)        ) seg7 (                .s_address   (mm_interconnect_1_seg7_avalon_slave_address),   //     avalon_slave.address                .s_read      (mm_interconnect_1_seg7_avalon_slave_read),      //                 .read                .s_readdata  (mm_interconnect_1_seg7_avalon_slave_readdata),  //                 .readdata                .s_write     (mm_interconnect_1_seg7_avalon_slave_write),     //                 .write                .s_writedata (mm_interconnect_1_seg7_avalon_slave_writedata), //                 .writedata                .SEG7        (seg7_conduit_end_export),                       //      conduit_end.export                .s_clk       (pll_outclk2_clk),                               //       clock_sink.clk                .s_reset     (rst_controller_001_reset_out_reset)             // clock_sink_reset.reset        );         audio_nios_sw sw (                .clk        (pll_outclk2_clk),                     //                 clk.clk                .reset_n    (~rst_controller_001_reset_out_reset), //               reset.reset_n                .address    (mm_interconnect_1_sw_s1_address),     //                  s1.address                .write_n    (~mm_interconnect_1_sw_s1_write),      //                    .write_n                .writedata  (mm_interconnect_1_sw_s1_writedata),   //                    .writedata                .chipselect (mm_interconnect_1_sw_s1_chipselect),  //                    .chipselect                .readdata   (mm_interconnect_1_sw_s1_readdata),    //                    .readdata                .in_port    (sw_external_connection_export),       // external_connection.export                .irq        (irq_synchronizer_001_receiver_irq)    //                 irq.irq        );         audio_nios_sysid_qsys sysid_qsys (                .clock    (pll_outclk0_clk),                                     //           clk.clk                .reset_n  (~rst_controller_002_reset_out_reset),                 //         reset.reset_n                .readdata (mm_interconnect_0_sysid_qsys_control_slave_readdata), // control_slave.readdata                .address  (mm_interconnect_0_sysid_qsys_control_slave_address)   //              .address        );

        .debug_reset_request                 (cpu_debug_reset_request_reset),                     //       debug_reset_request.reset                .debug_mem_slave_address             (mm_interconnect_0_cpu_debug_mem_slave_address),     //           debug_mem_slave.address                .debug_mem_slave_byteenable          (mm_interconnect_0_cpu_debug_mem_slave_byteenable),  //                          .byteenable                .debug_mem_slave_debugaccess         (mm_interconnect_0_cpu_debug_mem_slave_debugaccess), //                          .debugaccess                .debug_mem_slave_read                (mm_interconnect_0_cpu_debug_mem_slave_read),        //                          .read                .debug_mem_slave_readdata            (mm_interconnect_0_cpu_debug_mem_slave_readdata),    //                          .readdata                .debug_mem_slave_waitrequest         (mm_interconnect_0_cpu_debug_mem_slave_waitrequest), //                          .waitrequest                .debug_mem_slave_write               (mm_interconnect_0_cpu_debug_mem_slave_write),       //                          .write                .debug_mem_slave_writedata           (mm_interconnect_0_cpu_debug_mem_slave_writedata),   //                          .writedata                .dummy_ci_port                       ()                                                   // custom_instruction_master.readra        );         altera_avalon_mm_clock_crossing_bridge #(                .DATA_WIDTH          (32),                .SYMBOL_WIDTH        (8),                .HDL_ADDR_WIDTH      (9),                .BURSTCOUNT_WIDTH    (1),                .COMMAND_FIFO_DEPTH  (32),                .RESPONSE_FIFO_DEPTH (64),                .MASTER_SYNC_DEPTH   (3),                .SLAVE_SYNC_DEPTH    (3)        ) cpu_peripheral_bridge (                .m0_clk           (pll_outclk2_clk),                                          //   m0_clk.clk                .m0_reset         (rst_controller_001_reset_out_reset),                       // m0_reset.reset                .s0_clk           (pll_outclk0_clk),                                          //   s0_clk.clk                .s0_reset         (rst_controller_002_reset_out_reset),                       // s0_reset.reset                .s0_waitrequest   (mm_interconnect_0_cpu_peripheral_bridge_s0_waitrequest),   //       s0.waitrequest                .s0_readdata      (mm_interconnect_0_cpu_peripheral_bridge_s0_readdata),      //         .readdata                .s0_readdatavalid (mm_interconnect_0_cpu_peripheral_bridge_s0_readdatavalid), //         .readdatavalid                .s0_burstcount    (mm_interconnect_0_cpu_peripheral_bridge_s0_burstcount),    //         .burstcount                .s0_writedata     (mm_interconnect_0_cpu_peripheral_bridge_s0_writedata),     //         .writedata                .s0_address       (mm_interconnect_0_cpu_peripheral_bridge_s0_address),       //         .address                .s0_write         (mm_interconnect_0_cpu_peripheral_bridge_s0_write),         //         .write                .s0_read          (mm_interconnect_0_cpu_peripheral_bridge_s0_read),          //         .read                .s0_byteenable    (mm_interconnect_0_cpu_peripheral_bridge_s0_byteenable),    //         .byteenable                .s0_debugaccess   (mm_interconnect_0_cpu_peripheral_bridge_s0_debugaccess),   //         .debugaccess                .m0_waitrequest   (cpu_peripheral_bridge_m0_waitrequest),                     //       m0.waitrequest                .m0_readdata      (cpu_peripheral_bridge_m0_readdata),                        //         .readdata                .m0_readdatavalid (cpu_peripheral_bridge_m0_readdatavalid),                   //         .readdatavalid                .m0_burstcount    (cpu_peripheral_bridge_m0_burstcount),                      //         .burstcount                .m0_writedata     (cpu_peripheral_bridge_m0_writedata),                       //         .writedata                .m0_address       (cpu_peripheral_bridge_m0_address),                         //         .address                .m0_write         (cpu_peripheral_bridge_m0_write),                           //         .write                .m0_read          (cpu_peripheral_bridge_m0_read),                            //         .read                .m0_byteenable    (cpu_peripheral_bridge_m0_byteenable),                      //         .byteenable                .m0_debugaccess   (cpu_peripheral_bridge_m0_debugaccess)                      //         .debugaccess        );         audio_nios_din32 din32 (                .clk      (pll_outclk2_clk),                     //                 clk.clk                .reset_n  (~rst_controller_001_reset_out_reset), //               reset.reset_n                .address  (mm_interconnect_1_din32_s1_address),  //                  s1.address                .readdata (mm_interconnect_1_din32_s1_readdata), //                    .readdata                .in_port  (din32_external_connection_export)     // external_connection.export        );         audio_nios_jtag_uart jtag_uart (                .clk            (pll_outclk0_clk),                                           //               clk.clk                .rst_n          (~rst_controller_002_reset_out_reset),                       //             reset.reset_n                .av_chipselect  (mm_interconnect_0_jtag_uart_avalon_jtag_slave_chipselect),  // avalon_jtag_slave.chipselect                .av_address     (mm_interconnect_0_jtag_uart_avalon_jtag_slave_address),     //                  .address                .av_read_n      (~mm_interconnect_0_jtag_uart_avalon_jtag_slave_read),       //                  .read_n                .av_readdata    (mm_interconnect_0_jtag_uart_avalon_jtag_slave_readdata),    //                  .readdata                .av_write_n     (~mm_interconnect_0_jtag_uart_avalon_jtag_slave_write),      //                  .write_n                .av_writedata   (mm_interconnect_0_jtag_uart_avalon_jtag_slave_writedata),   //                  .writedata                .av_waitrequest (mm_interconnect_0_jtag_uart_avalon_jtag_slave_waitrequest), //                  .waitrequest                .av_irq         (irq_mapper_receiver0_irq)                                   //               irq.irq        );         audio_nios_key key (                .clk        (pll_outclk2_clk),                     //                 clk.clk                .reset_n    (~rst_controller_001_reset_out_reset), //               reset.reset_n                .address    (mm_interconnect_1_key_s1_address),    //                  s1.address                .write_n    (~mm_interconnect_1_key_s1_write),     //                    .write_n                .writedata  (mm_interconnect_1_key_s1_writedata),  //                    .writedata                .chipselect (mm_interconnect_1_key_s1_chipselect), //                    .chipselect                .readdata   (mm_interconnect_1_key_s1_readdata),   //                    .readdata                .in_port    (key_external_connection_export),      // external_connection.export                .irq        (irq_synchronizer_receiver_irq)        //                 irq.irq        );         audio_nios_onchip_memory2 onchip_memory2 (                .clk        (pll_outclk0_clk),                                //   clk1.clk                .address    (mm_interconnect_0_onchip_memory2_s1_address),    //     s1.address                .clken      (mm_interconnect_0_onchip_memory2_s1_clken),      //       .clken                .chipselect (mm_interconnect_0_onchip_memory2_s1_chipselect), //       .chipselect                .write      (mm_interconnect_0_onchip_memory2_s1_write),      //       .write                .readdata   (mm_interconnect_0_onchip_memory2_s1_readdata),   //       .readdata                .writedata  (mm_interconnect_0_onchip_memory2_s1_writedata),  //       .writedata                .byteenable (mm_interconnect_0_onchip_memory2_s1_byteenable), //       .byteenable                .reset      (rst_controller_002_reset_out_reset),             // reset1.reset                .reset_req  (rst_controller_002_reset_out_reset_req)          //       .reset_req        );         audio_nios_pio_led pio_led (                .clk        (pll_outclk2_clk),                         //                 clk.clk                .reset_n    (~rst_controller_001_reset_out_reset),     //               reset.reset_n                .address    (mm_interconnect_1_pio_led_s1_address),    //                  s1.address                .write_n    (~mm_interconnect_1_pio_led_s1_write),     //                    .write_n                .writedata  (mm_interconnect_1_pio_led_s1_writedata),  //                    .writedata                .chipselect (mm_interconnect_1_pio_led_s1_chipselect), //                    .chipselect                .readdata   (mm_interconnect_1_pio_led_s1_readdata),   //                    .readdata                .out_port   (pio_0_external_connection_export)         // external_connection.export        );         audio_nios_pll pll (                .refclk   (clk_clk),           //  refclk.clk                .rst      (~reset_reset_n),    //   reset.reset                .outclk_0 (pll_outclk0_clk),   // outclk0.clk                .outclk_1 (pll_sdam_clk),      // outclk1.clk                .outclk_2 (pll_outclk2_clk),   // outclk2.clk                .outclk_3 (pll_outclk3_clk),   // outclk3.clk                .locked   (pll_locked_export)  //  locked.export        );         audio_nios_rd_empt rd_empt (                .clk      (pll_outclk2_clk),                       //                 clk.clk                .reset_n  (~rst_controller_001_reset_out_reset),   //               reset.reset_n                .address  (mm_interconnect_1_rd_empt_s1_address),  //                  s1.address                .readdata (mm_interconnect_1_rd_empt_s1_readdata), //                    .readdata                .in_port  (rd_empt_external_connection_export)     // external_connection.export        );         audio_nios_rd_rqt rd_rqt (                .clk        (pll_outclk2_clk),                        //                 clk.clk                .reset_n    (~rst_controller_001_reset_out_reset),    //               reset.reset_n                .address    (mm_interconnect_1_rd_rqt_s1_address),    //                  s1.address                .write_n    (~mm_interconnect_1_rd_rqt_s1_write),     //                    .write_n                .writedata  (mm_interconnect_1_rd_rqt_s1_writedata),  //                    .writedata                .chipselect (mm_interconnect_1_rd_rqt_s1_chipselect), //                    .chipselect                .readdata   (mm_interconnect_1_rd_rqt_s1_readdata),   //                    .readdata                .out_port   (rd_rqt_external_connection_export)       // external_connection.export        );

wire         mm_interconnect_0_cpu_peripheral_bridge_s0_write;          // mm_interconnect_0:cpu_peripheral_bridge_s0_write -> cpu_peripheral_bridge:s0_write        wire  [31:0] mm_interconnect_0_cpu_peripheral_bridge_s0_writedata;      // mm_interconnect_0:cpu_peripheral_bridge_s0_writedata -> cpu_peripheral_bridge:s0_writedata        wire   [0:0] mm_interconnect_0_cpu_peripheral_bridge_s0_burstcount;     // mm_interconnect_0:cpu_peripheral_bridge_s0_burstcount -> cpu_peripheral_bridge:s0_burstcount        wire         mm_interconnect_0_sdram_s1_chipselect;                     // mm_interconnect_0:sdram_s1_chipselect -> sdram:az_cs        wire  [15:0] mm_interconnect_0_sdram_s1_readdata;                       // sdram:za_data -> mm_interconnect_0:sdram_s1_readdata        wire         mm_interconnect_0_sdram_s1_waitrequest;                    // sdram:za_waitrequest -> mm_interconnect_0:sdram_s1_waitrequest        wire  [24:0] mm_interconnect_0_sdram_s1_address;                        // mm_interconnect_0:sdram_s1_address -> sdram:az_addr        wire         mm_interconnect_0_sdram_s1_read;                           // mm_interconnect_0:sdram_s1_read -> sdram:az_rd_n        wire   [1:0] mm_interconnect_0_sdram_s1_byteenable;                     // mm_interconnect_0:sdram_s1_byteenable -> sdram:az_be_n        wire         mm_interconnect_0_sdram_s1_readdatavalid;                  // sdram:za_valid -> mm_interconnect_0:sdram_s1_readdatavalid        wire         mm_interconnect_0_sdram_s1_write;                          // mm_interconnect_0:sdram_s1_write -> sdram:az_wr_n        wire  [15:0] mm_interconnect_0_sdram_s1_writedata;                      // mm_interconnect_0:sdram_s1_writedata -> sdram:az_data        wire         mm_interconnect_0_onchip_memory2_s1_chipselect;            // mm_interconnect_0:onchip_memory2_s1_chipselect -> onchip_memory2:chipselect        wire  [31:0] mm_interconnect_0_onchip_memory2_s1_readdata;              // onchip_memory2:readdata -> mm_interconnect_0:onchip_memory2_s1_readdata        wire  [16:0] mm_interconnect_0_onchip_memory2_s1_address;               // mm_interconnect_0:onchip_memory2_s1_address -> onchip_memory2:address        wire   [3:0] mm_interconnect_0_onchip_memory2_s1_byteenable;            // mm_interconnect_0:onchip_memory2_s1_byteenable -> onchip_memory2:byteenable        wire         mm_interconnect_0_onchip_memory2_s1_write;                 // mm_interconnect_0:onchip_memory2_s1_write -> onchip_memory2:write        wire  [31:0] mm_interconnect_0_onchip_memory2_s1_writedata;             // mm_interconnect_0:onchip_memory2_s1_writedata -> onchip_memory2:writedata        wire         mm_interconnect_0_onchip_memory2_s1_clken;                 // mm_interconnect_0:onchip_memory2_s1_clken -> onchip_memory2:clken        wire         mm_interconnect_0_timer_s1_chipselect;                     // mm_interconnect_0:timer_s1_chipselect -> timer:chipselect        wire  [15:0] mm_interconnect_0_timer_s1_readdata;                       // timer:readdata -> mm_interconnect_0:timer_s1_readdata        wire   [2:0] mm_interconnect_0_timer_s1_address;                        // mm_interconnect_0:timer_s1_address -> timer:address        wire         mm_interconnect_0_timer_s1_write;                          // mm_interconnect_0:timer_s1_write -> timer:write_n        wire  [15:0] mm_interconnect_0_timer_s1_writedata;                      // mm_interconnect_0:timer_s1_writedata -> timer:writedata        wire         cpu_peripheral_bridge_m0_waitrequest;                      // mm_interconnect_1:cpu_peripheral_bridge_m0_waitrequest -> cpu_peripheral_bridge:m0_waitrequest        wire  [31:0] cpu_peripheral_bridge_m0_readdata;                         // mm_interconnect_1:cpu_peripheral_bridge_m0_readdata -> cpu_peripheral_bridge:m0_readdata        wire         cpu_peripheral_bridge_m0_debugaccess;                      // cpu_peripheral_bridge:m0_debugaccess -> mm_interconnect_1:cpu_peripheral_bridge_m0_debugaccess        wire   [8:0] cpu_peripheral_bridge_m0_address;                          // cpu_peripheral_bridge:m0_address -> mm_interconnect_1:cpu_peripheral_bridge_m0_address        wire         cpu_peripheral_bridge_m0_read;                             // cpu_peripheral_bridge:m0_read -> mm_interconnect_1:cpu_peripheral_bridge_m0_read        wire   [3:0] cpu_peripheral_bridge_m0_byteenable;                       // cpu_peripheral_bridge:m0_byteenable -> mm_interconnect_1:cpu_peripheral_bridge_m0_byteenable        wire         cpu_peripheral_bridge_m0_readdatavalid;                    // mm_interconnect_1:cpu_peripheral_bridge_m0_readdatavalid -> cpu_peripheral_bridge:m0_readdatavalid        wire  [31:0] cpu_peripheral_bridge_m0_writedata;                        // cpu_peripheral_bridge:m0_writedata -> mm_interconnect_1:cpu_peripheral_bridge_m0_writedata        wire         cpu_peripheral_bridge_m0_write;                            // cpu_peripheral_bridge:m0_write -> mm_interconnect_1:cpu_peripheral_bridge_m0_write        wire   [0:0] cpu_peripheral_bridge_m0_burstcount;                       // cpu_peripheral_bridge:m0_burstcount -> mm_interconnect_1:cpu_peripheral_bridge_m0_burstcount        wire   [7:0] mm_interconnect_1_seg7_avalon_slave_readdata;              // seg7:s_readdata -> mm_interconnect_1:seg7_avalon_slave_readdata        wire   [2:0] mm_interconnect_1_seg7_avalon_slave_address;               // mm_interconnect_1:seg7_avalon_slave_address -> seg7:s_address        wire         mm_interconnect_1_seg7_avalon_slave_read;                  // mm_interconnect_1:seg7_avalon_slave_read -> seg7:s_read        wire         mm_interconnect_1_seg7_avalon_slave_write;                 // mm_interconnect_1:seg7_avalon_slave_write -> seg7:s_write        wire   [7:0] mm_interconnect_1_seg7_avalon_slave_writedata;             // mm_interconnect_1:seg7_avalon_slave_writedata -> seg7:s_writedata        wire         mm_interconnect_1_key_s1_chipselect;                       // mm_interconnect_1:key_s1_chipselect -> key:chipselect        wire  [31:0] mm_interconnect_1_key_s1_readdata;                         // key:readdata -> mm_interconnect_1:key_s1_readdata        wire   [1:0] mm_interconnect_1_key_s1_address;                          // mm_interconnect_1:key_s1_address -> key:address        wire         mm_interconnect_1_key_s1_write;                            // mm_interconnect_1:key_s1_write -> key:write_n        wire  [31:0] mm_interconnect_1_key_s1_writedata;                        // mm_interconnect_1:key_s1_writedata -> key:writedata        wire         mm_interconnect_1_pio_led_s1_chipselect;                   // mm_interconnect_1:pio_led_s1_chipselect -> pio_led:chipselect        wire  [31:0] mm_interconnect_1_pio_led_s1_readdata;                     // pio_led:readdata -> mm_interconnect_1:pio_led_s1_readdata        wire   [1:0] mm_interconnect_1_pio_led_s1_address;                      // mm_interconnect_1:pio_led_s1_address -> pio_led:address        wire         mm_interconnect_1_pio_led_s1_write;                        // mm_interconnect_1:pio_led_s1_write -> pio_led:write_n        wire  [31:0] mm_interconnect_1_pio_led_s1_writedata;                    // mm_interconnect_1:pio_led_s1_writedata -> pio_led:writedata        wire         mm_interconnect_1_sw_s1_chipselect;                        // mm_interconnect_1:sw_s1_chipselect -> sw:chipselect        wire  [31:0] mm_interconnect_1_sw_s1_readdata;                          // sw:readdata -> mm_interconnect_1:sw_s1_readdata        wire   [1:0] mm_interconnect_1_sw_s1_address;                           // mm_interconnect_1:sw_s1_address -> sw:address        wire         mm_interconnect_1_sw_s1_write;                             // mm_interconnect_1:sw_s1_write -> sw:write_n        wire  [31:0] mm_interconnect_1_sw_s1_writedata;                         // mm_interconnect_1:sw_s1_writedata -> sw:writedata        wire  [31:0] mm_interconnect_1_din32_s1_readdata;                       // din32:readdata -> mm_interconnect_1:din32_s1_readdata        wire   [1:0] mm_interconnect_1_din32_s1_address;                        // mm_interconnect_1:din32_s1_address -> din32:address        wire         mm_interconnect_1_wr_full_s1_chipselect;                   // mm_interconnect_1:wr_full_s1_chipselect -> wr_full:chipselect        wire  [31:0] mm_interconnect_1_wr_full_s1_readdata;                     // wr_full:readdata -> mm_interconnect_1:wr_full_s1_readdata        wire   [1:0] mm_interconnect_1_wr_full_s1_address;                      // mm_interconnect_1:wr_full_s1_address -> wr_full:address        wire         mm_interconnect_1_wr_full_s1_write;                        // mm_interconnect_1:wr_full_s1_write -> wr_full:write_n        wire  [31:0] mm_interconnect_1_wr_full_s1_writedata;                    // mm_interconnect_1:wr_full_s1_writedata -> wr_full:writedata        wire         mm_interconnect_1_rd_rqt_s1_chipselect;                    // mm_interconnect_1:rd_rqt_s1_chipselect -> rd_rqt:chipselect        wire  [31:0] mm_interconnect_1_rd_rqt_s1_readdata;                      // rd_rqt:readdata -> mm_interconnect_1:rd_rqt_s1_readdata        wire   [1:0] mm_interconnect_1_rd_rqt_s1_address;                       // mm_interconnect_1:rd_rqt_s1_address -> rd_rqt:address        wire         mm_interconnect_1_rd_rqt_s1_write;                         // mm_interconnect_1:rd_rqt_s1_write -> rd_rqt:write_n        wire  [31:0] mm_interconnect_1_rd_rqt_s1_writedata;                     // mm_interconnect_1:rd_rqt_s1_writedata -> rd_rqt:writedata        wire  [31:0] mm_interconnect_1_rd_empt_s1_readdata;                     // rd_empt:readdata -> mm_interconnect_1:rd_empt_s1_readdata        wire   [1:0] mm_interconnect_1_rd_empt_s1_address;                      // mm_interconnect_1:rd_empt_s1_address -> rd_empt:address        wire         irq_mapper_receiver0_irq;                                  // jtag_uart:av_irq -> irq_mapper:receiver0_irq        wire         irq_mapper_receiver3_irq;                                  // timer:irq -> irq_mapper:receiver3_irq        wire  [31:0] cpu_irq_irq;                                               // irq_mapper:sender_irq -> cpu:irq        wire         irq_mapper_receiver1_irq;                                  // irq_synchronizer:sender_irq -> irq_mapper:receiver1_irq        wire   [0:0] irq_synchronizer_receiver_irq;                             // key:irq -> irq_synchronizer:receiver_irq        wire         irq_mapper_receiver2_irq;                                  // irq_synchronizer_001:sender_irq -> irq_mapper:receiver2_irq        wire   [0:0] irq_synchronizer_001_receiver_irq;                         // sw:irq -> irq_synchronizer_001:receiver_irq        wire         irq_mapper_receiver4_irq;                                  // irq_synchronizer_002:sender_irq -> irq_mapper:receiver4_irq        wire   [0:0] irq_synchronizer_002_receiver_irq;                         // wr_full:irq -> irq_synchronizer_002:receiver_irq        wire         rst_controller_reset_out_reset;                            // rst_controller:reset_out -> [cpu:reset_n, irq_mapper:reset, irq_synchronizer:sender_reset, irq_synchronizer_001:sender_reset, irq_synchronizer_002:sender_reset, mm_interconnect_0:cpu_reset_reset_bridge_in_reset_reset, rst_translator:in_reset]        wire         rst_controller_reset_out_reset_req;                        // rst_controller:reset_req -> [cpu:reset_req, rst_translator:reset_req_in]        wire         cpu_debug_reset_request_reset;                             // cpu:debug_reset_request -> rst_controller:reset_in1        wire         rst_controller_001_reset_out_reset;                        // rst_controller_001:reset_out -> [cpu_peripheral_bridge:m0_reset, din32:reset_n, irq_synchronizer:receiver_reset, irq_synchronizer_001:receiver_reset, irq_synchronizer_002:receiver_reset, key:reset_n, mm_interconnect_1:cpu_peripheral_bridge_m0_reset_reset_bridge_in_reset_reset, pio_led:reset_n, rd_empt:reset_n, rd_rqt:reset_n, seg7:s_reset, sw:reset_n, wr_full:reset_n]        wire         rst_controller_002_reset_out_reset;                        // rst_controller_002:reset_out -> [cpu_peripheral_bridge:s0_reset, jtag_uart:rst_n, mm_interconnect_0:jtag_uart_reset_reset_bridge_in_reset_reset, onchip_memory2:reset, rst_translator_001:in_reset, sdram:reset_n, sysid_qsys:reset_n, timer:reset_n]        wire         rst_controller_002_reset_out_reset_req;                    // rst_controller_002:reset_req -> [onchip_memory2:reset_req, rst_translator_001:reset_req_in]         audio_nios_cpu cpu (                .clk                                 (pll_outclk0_clk),                                   //                       clk.clk                .reset_n                             (~rst_controller_reset_out_reset),                   //                     reset.reset_n                .reset_req                           (rst_controller_reset_out_reset_req),                //                          .reset_req                .d_address                           (cpu_data_master_address),                           //               data_master.address                .d_byteenable                        (cpu_data_master_byteenable),                        //                          .byteenable                .d_read                              (cpu_data_master_read),                              //                          .read                .d_readdata                          (cpu_data_master_readdata),                          //                          .readdata                .d_waitrequest                       (cpu_data_master_waitrequest),                       //                          .waitrequest                .d_write                             (cpu_data_master_write),                             //                          .write                .d_writedata                         (cpu_data_master_writedata),                         //                          .writedata                .d_readdatavalid                     (cpu_data_master_readdatavalid),                     //                          .readdatavalid                .debug_mem_slave_debugaccess_to_roms (cpu_data_master_debugaccess),                       //                          .debugaccess                .i_address                           (cpu_instruction_master_address),                    //        instruction_master.address                .i_read                              (cpu_instruction_master_read),                       //                          .read                .i_readdata                          (cpu_instruction_master_readdata),                   //                          .readdata                .i_waitrequest                       (cpu_instruction_master_waitrequest),                //                          .waitrequest                .i_readdatavalid                     (cpu_instruction_master_readdatavalid),              //                          .readdatavalid                .irq                                 (cpu_irq_irq),                                       //                       irq.irq

1.2 TDC顶层源程序module top_sch #(parameter WIDTH=1000)(        clock,        st2,        wr,        rd_o,        ris_c,        fal_c);output wire wr;input wire        clock;input wire        st2;output [9:0] ris_c;output [9:0] fal_c;output rd_o; wire        [WIDTH-1:0] SYNTHESIZED_WIRE_0;wire        [WIDTH-1:0] SYNTHESIZED_WIRE_1;wire        [WIDTH-1:0] SYNTHESIZED_WIRE_2;wire        [WIDTH-1:0] SYNTHESIZED_WIRE_3;wire        [WIDTH-1:0] SYNTHESIZED_WIRE_4;wire rd_o_f,rd_o_r; add200        b2v_inst(        .clock(clock),        .data_a(SYNTHESIZED_WIRE_0),        .dataa(SYNTHESIZED_WIRE_1),        .result(SYNTHESIZED_WIRE_2)); o_add        b2v_inst2(        .result(SYNTHESIZED_WIRE_2),        .ris_o(SYNTHESIZED_WIRE_3),        .fal_o(SYNTHESIZED_WIRE_4)); l_add        b2v_inst3(           .result(SYNTHESIZED_WIRE_1)); r_add        b2v_inst4(        .st1(st2),        .result(SYNTHESIZED_WIRE_0));encoder b2v_inst5(     .clk(clock),         .rd_o(rd_o_r),         .srin(SYNTHESIZED_WIRE_3),         .tenout(ris_c)                );encoder b2v_inst6(     .clk(clock),         .rd_o(rd_o_f),         .srin(SYNTHESIZED_WIRE_4),         .tenout(fal_c)                );Endmodule1.3 FIFO顶层源程序// synopsys translate_off`timescale 1 ps / 1 ps// synopsys translate_onmodule sysfifo (        data,        rdclk,        rdreq,        wrclk,        wrreq,        q,        rdempty,        wrfull);         input        [19:0]  data;        input          rdclk;        input          rdreq;        input          wrclk;        input          wrreq;        output        [19:0]  q;        output          rdempty;        output          wrfull;         wire [19:0] sub_wire0;        wire  sub_wire1;        wire  sub_wire2;        wire [19:0] q = sub_wire0[19:0];        wire  rdempty = sub_wire1;        wire  wrfull = sub_wire2;         dcfifo        dcfifo_component (                                .data (data),                                .rdclk (rdclk),                                .rdreq (rdreq),                                .wrclk (wrclk),                                .wrreq (wrreq),                                .q (sub_wire0),                                .rdempty (sub_wire1),                                .wrfull (sub_wire2),                                .aclr (),                                .rdfull (),                                .rdusedw (),                                .wrempty (),                                .wrusedw ());        defparam                dcfifo_component.intended_device_family = "Cyclone V",                dcfifo_component.lpm_numwords = 16,                dcfifo_component.lpm_showahead = "OFF",                dcfifo_component.lpm_type = "dcfifo",                dcfifo_component.lpm_width = 20,                dcfifo_component.lpm_widthu = 4,                dcfifo_component.overflow_checking = "ON",                dcfifo_component.rdsync_delaypipe = 4,                dcfifo_component.underflow_checking = "ON",                dcfifo_component.use_eab = "ON",                dcfifo_component.wrsync_delaypipe = 4; endmodule