话说我还真做过51内核，当时弄的是16位的。。。但只是用verilog实现了，不能综合，最后交了作业没再做下去了，没下到板里去

如果给出schdoc和pcbdoc的话就更好了，不习惯用PDF去看原理图

4F正解 5F，位置对应实例化是什么意思？是指 .iPreMap(RotWord[31:24]) 吗？

3F正解

同意4楼的说法

有一个疑问：“。。。我们用key_an作为标志信号启动计数器，当计数器计到20’hfffff的时候，（即约10万个clk周期，20ms）。。。”，此解释对应代码如下 reg[19:0]  cnt_key; //计数寄存器 always @ (posedge clk  or negedge rst_n) begin     if (!rst_n) cnt_key

有些人能写出好程序，也有些人能够很好理解程序，但不是很多人能够花那么大心思帮别人理解程序:handshake

我的想法如下，据综合出来的结果，会少用一个寄存器（enable_r)，其他倒没什么不同 module Test(         input clk,         input rst_n,         output[3:0] led         );         reg[3:0] led_r;         reg [23:0] cnt;         always @(posedge clk or negedge rst_n)         begin                 if(!rst_n)                 begin                         cnt

为什么要加个使能信号enable_r，而不直接用计数cnt？有技巧在里面？这样综合出来的电路是否相同？

支持，跟着学

什么呢？

谢谢，非常感谢