可兼职吗

速度要求不高的时候，用wireshark就够了 如果包长在1514字节，wireshark撑死500~600Mbps的收包（不丢包） 再高就要增加包长度，或者换个抓包库了

但是如果用Synplify效果更好,尤其在keep hierarchy的时候

继续支持,先聚一下人气 个人感觉Xilinx的后端现在做的比Altera要好了

Xilinx快点普及吧!!!!!!!

继续抢楼

在调试方面，通过PlanAhead插入Chipscope有一个问题，就是不同模块的相同命名的信号，chipscope只会显示一个，其他的都以Dataport代替，所以如果PlanAhead能够把前后的层次关系都显示出来（而不是只显示最终的信号名），那么就可以把这个问题解决 [ 本帖最后由 fisher5090 于 2011-4-6 14:23 编辑 ]

Xilinx的XST工具在keep hierarchy后综合的效果比较差,这一点最好能多学习一下Synplify_premier 因为保持hierarchy对于FPGA后端的面积约束还是非常有用处的，尤其对于比较大，而且复杂的设计。 不知道Xilinx对于前端综合是不是给予重视，当然还有Synplify可以用。 对于后端方面，我们非常希望Xilinx能够重视IP Core的生成，在一个大的设计中，为了降低布局布线时间，同时增加重用性，我们希望一些功能特定的模块（如访存接口，通信接口模块）能够实现完全反标，并且以IP Core的方式导出。但是实际的使用中，我们发现Planahead在这一点上做得还不够。如果将一个模块完全反标，并导出成IP Core，那么再将IP Core导入到整体设计中后，布局布线往往会出现错误（位置约束重叠等），我们需要大量的时间去去除这些错误，如果工具对于这些错误能够自动默认忽略， 那么就会使得IP Core方式在一定程度上可用。 [ 本帖最后由 fisher5090 于 2011-4-6 14:23 编辑 ]