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1. FPGA设计中的CLK 7/4712 FPGA/CPLD 2011-01-14
  
  学习学习！
2. Altera的时序约束问题 8/8411 FPGA/CPLD 2011-01-14
  
  我觉得楼主可以用create_clock命令来约束clk_62M，然后再用create_generated_clock命令来约束clk_62M_inv，仅供参考。

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