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1. altera fpga配置芯片替代型号 5/3464 FPGA/CPLD 2017-04-25
  
  还有其他的替代器件吗？
2. fpga 怎么读取epcs 里的id 18/12486 FPGA/CPLD 2016-11-04
  
  经过验证，确实可以读写 erase epcs 了，但读取那个id 还是有所不一样。还在寻找方法中。
3. fpga 怎么读取epcs 里的id 18/12486 FPGA/CPLD 2016-11-04
  
  现在又有一点线索了。系统会产生如下几个文件： #include "sys/alt_flash.h" #include "sys/alt_flash_dev.h" altera_avalon_epcs_flash_controller.c 看上去可以读写epcs 的数据。
4. fpga 怎么读取epcs 里的id 18/12486 FPGA/CPLD 2016-10-14
  
  白丁发表于 2016-10-13 22:08
  谢谢你提供这么多资料给我，我明白了什么是主动和被动配置。我的是主动配置，没有任何其他的cpu. 只有自己配置的nios2. 我是不是要在qsys 里配置一个spi 才可以读取，看你的文章，似乎不会冲突。
5. fpga 怎么读取epcs 里的id 18/12486 FPGA/CPLD 2016-10-14
  
  白丁发表于 2016-10-13 22:10 倒是很想知道楼主的加密是怎么个搞法
  我这只是简单加密。防止别人简单复制epcs。原理是这样的：每个m25p16 有个唯一的id, 对id 进行des 或des3 之类的运算，这个值也是唯一的，你在电脑上也可以运算得到这个值。输入或者写在某个epcs地方，就可以全功能运行，否则就可以限制功能。当然如果别人可以看懂你的程序，那就没秘密了，但这样的人就比较少了。我听说可以从配置上就这样加密，有文章的，但我就简单加密，那么复杂的，我也不会。
6. fpga 怎么读取epcs 里的id 18/12486 FPGA/CPLD 2016-10-13
  
  白丁发表于 2016-10-13 08:25 你是使用的主动配置方式吗？这种方式fpga主动从epcs读取二进制数据，你需要在你的工程中实现一个spi接口来 ...
  谢谢版主回答。我不明白主动配置方式，我就照开发板给的电路，以及qsys 设计。我想这里附图都不可以。用一个SPI 接口操作 epcs 的 C#， D， Q， C，这个与fpga(Altera EP4)的读取不会冲突吗？
7. fpga 怎么读取epcs 里的id 18/12486 FPGA/CPLD 2016-10-12
  
  本帖最后由 liwenz 于 2016-10-12 22:18 编辑 datasheet 提供的时序图释这样的：
8. Qsys 是不是稳定性不好，或者哪个版本稳定性好，相比sopc 6/4209 FPGA/CPLD 2016-10-12
  
  是的，我现在也在用altera15 qsys
9. 用 Modelsim 跑个最小 TB 12/6952 FPGA/CPLD 2016-09-07
  
  reallmy 发表于 2016-9-6 17:58 你去找一下modelsim中tcl的使用就有，可以从头到尾自动化，非常方便！
  谢谢，我直接在帮助里就找到了。网上还搜不到。
10. inout 变量怎么仿真显示波形 4/3031 FPGA/CPLD 2016-09-02
  
  看了这个 http://blog.chinaaet.com/xzy610030/p/37525 基本掌握了。按其样例，做了一个图
11. inout 变量怎么仿真显示波形 4/3031 FPGA/CPLD 2016-09-01
  
  这个就是我用软件生成的testbench文件。我在被测试程序里写了： assign usbdata = usbdir?8'hzz:8'h43; 生成的testbench文件里变量说明是： reg [7:0] treg_usbdata; 然后： // assign statements (if any) assign usbdata = treg_usbdata;
12. 用 Modelsim 跑个最小 TB 12/6952 FPGA/CPLD 2016-08-26
  
  哪里有好的脚本语言学习的教程，能介绍一下吗？我出的数据波形，总是2进制的，每次都要手动改为16进制，不知用什么脚本。
13. 生成testbench但是找不到项目文件夹simulation 3/4136 FPGA/CPLD 2016-08-23
  
  你是什么软件，什么环境，我的都可以生成的。文件名是.vt. C:\fpga\Alinx\motorMove\simulation\modelsim
14. altera 15.0 的qsys 怎么添加 epcs 10/5931 FPGA/CPLD 2016-08-23
  
  依然爱你· 发表于 2016-8-23 10:44 板子不一样配置好多也不一样，你的可能是在把那个Qsys里边EPCS的自动分配引脚打勾了还是在顶层上加了，bdf ...
  看了你的图，2者确实不一样。你的应该更加新，可能在其他地方添加。我的加上去就都有了，qsys里，原理图里。你的板子是自己设计的，还是学习板，我看都好贵的，买不起。有机会弄个学习下就好了。
15. altera 15.0 的qsys 怎么添加 epcs 10/5931 FPGA/CPLD 2016-08-22
  
  依然爱你· 发表于 2016-8-21 21:17 但是epcs的管脚怎么配置呢，生成的exampleHDL中里边为什么没有epcs相关的管脚呢，这个不用自己配置么
  https://bbs.eeworld.com.cn/forum ... 5&page=1#pid2048039 这个链接是我做的结果，或者你去下载参考一下
16. altera 15.0 的qsys 怎么添加 epcs 10/5931 FPGA/CPLD 2016-08-22
  
  依然爱你· 发表于 2016-8-21 21:17 但是epcs的管脚怎么配置呢，生成的exampleHDL中里边为什么没有epcs相关的管脚呢，这个不用自己配置么
  不清楚你说配置的意思，在原理图里，有引脚呀。
17. ip 和 fifo 怎么联合使用？ 6/3782 FPGA/CPLD 2016-08-09
  
  看来，我可能对fifo 的时序，把握不是很好。不知道怎么查看ip 的时序图。生成的时候，是可以看到的，但已有的ip 的不知怎么看到其时序图。属性，只能看到引脚图。
18. ip 和 fifo 怎么联合使用？ 6/3782 FPGA/CPLD 2016-08-09
  
  本帖最后由 liwenz 于 2016-8-9 00:13 编辑我把reset 名称由 RSTn 改为reset 就可以识别了。其实也可以自己添加归类达到同样目的，但我不知道怎么类的名字。现在就是结果不对，全都是0. 是不是reset 有方向需要设置，比如低位复位信号。目前显示是这样的： data2=0, status=0,count=0 data2=0, status=0,count=0 data2=0, status=0,count=0, Rdata=0; data2 中间输出， status 2个isEmpty, isFull. count 确实那个reset 应该设置为reset_n, 但结果还是不怎么好 init：data2=0, status=9,count=0 data2=0, status=9,count=0 data2=0, status=9,count=0 data2=0, status=9,count=0, Rdata=0; 程序是这样的： int main() { unsigned char status,Rdata,data2,count; printf("Hello from Nios II and alter15B!\n"); data2=FIFOT->inter; status=FIFOT->status; count=FIFOT->count; printf("init: data2=%x,status=%x, count=%x\n",data2,status,count); FIFOT->status=0x0; FIFOT->data =0x01; FIFOT->data =0x12; FIFOT->data =0x23; FIFOT->data =0x34; FIFOT->data =0x45; FIFOT->data =0x56; // data2=FIFOT->inter; status=FIFOT->status; count=FIFOT->count; printf("data2=%x,status=%x, count=%x\n",data2,status,count); FIFOT->status=0x01; //control data2=FIFOT->inter; status=FIFOT->status; count=FIFOT->count; printf("data2=%x,status=%x, count=%x\n",data2,status,count); Rdata=FIFOT->data; data2=FIFOT->inter; status=FIFOT->status; count=FIFOT->count; printf("data2=%x,status=%x, count=%x,Rdata=%x\n",data2,status,count,Rdata); return 0; } 状态字部分是： if(address==2'b0)begin //status readdata[0]
19. ip 和 fifo 怎么联合使用？ 6/3782 FPGA/CPLD 2016-08-08
  
  我都做好了一个fifo 的 ip, 只能说编译好了。可添加到qsys 还是加不上， Rstn 不能设置为reset. 我是说altera15下，
20. ip 和 fifo 怎么联合使用？ 6/3782 FPGA/CPLD 2016-08-07
  
  reg [7:0] reg_buffer [0:63]; 是不是这样直接用ram? 原理就是这样。但我想这样需要数据保护，得到64字节后，需要nios2 完全取走数据，如果来了新数据，必须等待。整个机制实现起来有点麻烦。用fifo 的话，可以不管这么多，只要空就可以写数据。但我ip 口读取，可能要多几个T。担心数据没有上来。不知怎么控制。