不是1602，只是用1602来搞明白fpga里面液晶的控制，还有其他模块的，只是还没写而已，    有谁熟悉啊，帮帮忙啊。

顶上去啊呵呵。

我的timing analyzer 里面为什么没有tsu，和th啊，只有tco，

谢谢哦：我在计数器输出加了一级寄存器，然后就没那个警告了， 我想问下： 1）你这个图形不是quartus中得到的吧，用其他的工具得到的嘛？？ 2） 在quartus11中只能用RTL  viewer 来看来看图形吗？？  有没有其他的方法看图形呢。 3） 我怎么在布线的时候知道global起作用了没呢？？  惭愧一下，我都是全编译加时序仿真的呵呵，哪些约束重要，要加，可以帮我解释解释吗？？ tco，th，tsu，fmax这些参数怎么去设定了，现在都没什么概念。 4） fanout约束如何加呢？？  看来得多看看书了。    如果哪位高人有时间的话，可否帮我解答一下呵呵。  初学，问题比较弱智，谢谢大家了。

恩，我贴出来哦， 是ateara 的maxii    麻烦你看一下是不是存在根本性的错误，就是说，完全不能这么写的。  谢谢哦。   我也不知道为什么了。 library ieee; LIBRARY altera; USE altera.altera_primitives_components.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity AD_generate is port( clk: in std_logic;       rst: in std_logic;       dout: out std_logic_vector(15 downto 0)     ); end ad_generate; architecture ver1 of ad_generate is signal count:std_logic_vector(13 downto 0); signal clk_48:std_logic; type state is(r0,r1,g12,g11,g10,g9,g8,g7,g6,g5,g4,g3,g2,g1,g0,g0_1); signal current_state,next_state:state; component global     port (         a_in : in std_logic;         a_out : out std_logic); end component; signal clk_state:std_logic; begin U1: global port map (a_in=>clk_48,a_out=>clk_state); HZ24M:process(clk,rst) begin if (rst='0') then count'0');   elsif(clk'event and clk='1')    then if (count

testbench是必须的嘛？？

HDL world兄：  谢谢你的回答啊。  但是我在help里面的LPM里面例化了global，还是没作用啊，那个警告还是有，而且仿真也还是错误。  我看它里面的说明，是不是例化global需要把某个文件放到目录下呢？？

我用的是max ii ，  没有锁相环内部，   globle buffer 怎么加啊？、  会不会是我引脚没锁定的原因，如果我锁定的管脚是不是会好些。

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity AD_generate is port( clk: in std_logic;       rst: in std_logic;       dout: out std_logic_vector(15 downto 0)     ); end ad_generate; architecture ver1 of ad_generate is signal count:std_logic_vector(13 downto 0); signal clk_48:std_logic; type state is(r0,r1,g12,g11,g10,g9,g8,g7,g6,g5,g4,g3,g2,g1,g0,g0_1); signal current_state,next_state:state; begin HZ24M:process(clk,rst) begin if (rst='0') then count'0');   elsif(clk'event and clk='1')    then if (count

Warning: Circuit may not operate. Detected 14 non-operational path(s) clocked by clock "clk" with clock skew larger than data delay. See Compilation Report for details. 有这么个报错， 高手能抽点时间帮我看看吗？  因为是自学，所以很多东西不明白，公司又没人教，进展缓慢啊，能请大家帮我看下程序吗？  我自己都觉得好像不能这么写啊。

有时候只要小改动一点，他的RTL图就不同，   但从语句上来讲，好像又没问题，   迷惑中

我现在要写的东西都是挺小的设计，所以就想quartus 自带的应该够用了吧。

还有就是我仿真里面 node finder 里面d1out_1;怎么不见了，  找不到，  是不是被综合掉了， 报告说compiler packed,optimized or synthesized away node "d1out_1",ignored vector source file load

那个非门按道理不应该出现在那啊，在那个选择器之前就应该出现非门的，是不是我程序写错了 呢。

这个事RTL图，  是不是有什么问题啊。

这个图就是脉冲同步器的图，

我在一个帖子里面看到了一个用脉冲同步器的说法，他是用原理图，我想看看用VHDL做，但总觉得那个RTL图有问题，不知道是不是真的有问题。

这是我的代码，VHDL的， 小牛兄，你帮我瞧瞧好不。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity tongbu is port( din: in std_logic;       clk_1: in std_logic;       clk_2: in std_logic;       dout:   out std_logic     ); end tongbu; architecture one of tongbu is signal d1in: std_logic; signal d1out_1: std_logic; signal d1out_2: std_logic; signal d2out: std_logic; signal d3out: std_logic; signal d4out:std_logic; signal reg: std_logic; begin a:process( din) begin if (din='0') then d1in

换个名字的结果是多了个寄存器

这个真的挺高端啊呵呵