采样，求和，再除以采样数目

I choose to save the old man.

As above.

Be yourself! 有句英语格言这么说的。 但什么是你自己呢？ 不经过时间的磨练，大多数人并不知道答案。

如果经不起考验，那也有言在先。相信谁都没话说。 这个关子卖的。可比曹操，奸雄！

他的父母也有些责任。 于丹老师有次讲到自己的孩子，用了这么一句话—— “幼儿园小朋友经过社会的自我教育。。。。。。” 哎！

那么没有必要伤感。 [ 本帖最后由 andyandy 于 2010-12-22 15:04 编辑 ]

不愿意从基层干起的不是人才。 史记和三国好像不这么看。 [ 本帖最后由 andyandy 于 2010-12-22 15:03 编辑 ]

一把辛酸泪。 都云作者痴， 谁解其中味。

你又在考人？

但愿他能变成大家希望的那样。

设置中间量，在时钟上升沿把clk_div移位即可。

第2、3行都定义为8了，第8行还if？ 看不懂。

谢谢!

谢谢！

然后仿真观察结果，就知道了

要用专用管脚。

inout 型在textbench中成wire型。

楼主是转载的。 如果楼主没有迂回的话。

module test_v;         // Inputs         reg clk;         reg rst_n;         reg enable;         // Outputs         wire scl;         wire [7:0] dout;         wire [3:0] state;         wire [4:0] i_state;         wire [4:0] i_next_state;         wire [2:0] cmd;         wire       r_w;         wire       next;         wire [3:0] bit_num;         // Bidirs         wire sda;                 i2c uut (                 .clk(clk),                 .rst_n(rst_n),                 .enable(enable),                 .scl(scl),                 .sda(sda),                 .dout(dout),                 .state(state),                 .i_state(i_state),                 .i_next_state(i_next_state),                 .cmd(cmd),                 .r_w(r_w),                 .next(next),                 .bit_num(bit_num)         );         initial begin                 // Initialize Inputs                 clk = 0;                 rst_n = 0;                 enable = 0;                 #100 rst_n = 1;         end                 always #10 clk = !clk;         always #10 enable = !enable;        endmodule