:)建立保持时间一般要长呢？

第三节 交流参数测试     交流参数测试测量器件晶体管转换状态时的时序关系。交流测试的目的是保证器件在正确的时间发生状态转换。输入端输入指定的输入边沿，特定时间后在输出端检测预期的状态转换。 常用的交流测试有传输延迟测试，建立和保持时间测试，以及频率测试等。 传输延迟测试是指在输入端产生一个状态（边沿）转换和导致相应的输出端的状态（边沿）转换之间的延迟时间。该时间从输入端的某一特定电压开始到输出端的某一特定电压结束。 一些更严格的时序测试还会包括以下的这些项目： 三态转换时间测试- TLZ，THZ: 从输出使能关闭到输出三态完成的转换时间。 TZL，TZH: 从输出使能开始到输出有效数据的转换时间。 存储器读取时间－ 从内存单元读取数据所需的时间。测试读取时间的步骤一般如下所示： 1.往单元A写入数据’0’， 2.往单元B写入数据’1’， 3.保持READ为使能状态并读取单元A的值， 4.地址转换到单元B， 5.转换时间就是从地址转换开始到数据变换之间的时间。 写入恢复时间 –在写操作之后的到能读取某一内存单元所必须等待的时间。 暂停时间- 内存单元所能保持它们状态的时间，本质上就是测量内存数据的保持时间。 刷新时间 – 刷新内存的最大允许时间 建立时间 － 输入数据转换必须提前锁定输入时钟的时间 。 保持时间 － 在锁定输入时钟之后输入数据必须保持的时间。 频率－ 通过反复运行功能测试，同时改变测试周期，来测试器件运行的速度。周期和频率通常通过二进制搜索的办法来进行变化。频率测试的目的是找到器件所能运行的最快速度。 上面讨论了数字集成电路测试的一些基本目的和原理，同时也定义了测试上的一些关键术语，在接下来的章节里，我们将讨论怎么把这些基本原理应用到实际的IC测试中去。 参考文献： Mark Burns， Gordon W。 Roberts An Introduction to Mixed-Signal IC Test and Measurement Soft Test Inc。 Soft Test Inc。 The Fundamentals of Memory Test Methodology The Fundamentals of Digital Semiconductor Testing Anthony K。 Stevens Introduction to Component Testing Agilent Application Notes 1313 Agilent Application Notes 1314 许伟达 科利登系统有限公司

第二节 直流参数测试 直流测试是基于欧姆定律的用来确定器件电参数的稳态测试方法。比如，漏电流测试就是在输入管脚施加电压，这使输入管脚与电源或地之间的电阻上有电流通过，然后测量其该管脚电流的测试。输出驱动电流测试就是在输出管脚上施加一定电流，然后测量该管脚与地或电源之间的电压差。 通常的DC测试包括 : ·  接触测试（短路-开路）：这项测试保证测试接口与器件正常连接。接触测试通过测量输入输出管脚上保护二极管的自然压降来确定连接性。二级管上如果施加一个适当的正向偏置电流，二级管的压降将是0.7V左右，因此接触测试就可以由以下步骤来完成： 1.所有管脚设为0V， 2.待测管脚上施加正向偏置电流”I”， 3.测量由”I”引起的电压， 4.如果该电压小于0.1V，说明管脚短路， 5.如果电压大于1.0V，说明该管脚开路， 6.如果电压在0.1V和1.0V之间，说明该管脚正常连接。 ·  漏电（IIL,IIH,IOZ）：理想条件下，可以认为输入及三态输出管脚和地之间是开路的。但实际情况，它们之间为高电阻状态。它们之间的最大的电流就称为漏电流，或分别称为输入漏电流和输出三态漏电流。漏电流一般是由于器件内部和输入管脚之间的绝缘氧化膜在生产过程中太薄引起的，形成一种类似于短路的情形，导致电流通过。 ·  三态输出漏电IOZ是当管脚状态为输出高阻状态时，在输出管脚使用VCC（VDD）或GND（VSS）驱动时测量得到的电流。三态输出漏电流的测试和输入漏电测试类似，不同的是待测器件必须被设置为三态输出状态 ·  转换电平(VIL，VIH)。转换电平测量用来决定器件工作时VIL和VIH的实际值。(VIL是器件输入管脚从高变换到低状态时所需的最大电压值，相反，VIH是输入管脚从低变换到高的时候所需的最小电压值)。这些参数通常是通过反复运行常用的功能测试，同时升高（VIL）或降低（VIH）输入电压值来决定的。那个导致功能测试失效的临界电压值就是转换电平。这一参数加上保险量就是VIL或VIH规格。保险量代表了器件的抗噪声能力。 ·  输出驱动电流(VOL，VOH，IOL，IOH)。输出驱动电流测试保证器件能在一定的电流负载下保持预定的输出电平。VOL和VOH规格用来保证器件在器件允许的噪声条件下所能驱动的多个器件输入管脚的能力。 ·  电源消耗（ICC，IDD，IEE）。该项测试决定器件的电源消耗规格，也就是电源管脚在规定的电压条件下的最大电流消耗。电源消耗测试可分为静态电源消耗测试和动态电源消耗测试。静态电源消耗测试决定器件在空闲状态下时最大的电源消耗，而动态电源消耗测试决定器件工作时的最大电源消耗。

没问题啊，你再试试

有空满标志的，fifo空，不能读出数据，满就不写入数据 根据极值情况（不能溢出数据，呵呵）算出fifo的深度

小音箱，呵呵

请问一下，ise里的clock_dedicated_route就什么意思？？通常在什么情况下，ise会建议做这个约束，谢谢

数字电路时序分析一定要做的吗？ 标准流程 DC之后是时序分析然后才PR，如果系统频率不高，还有必要吗？本来在用FPGA环境下时报告的最高频率就是120多M，实际只要60M就够了。这种情况是不是就没有必要做时序分析了。望高手能解答一下，是只有频率要求很高的部分才有必要做时序分析的吗？ https://bbs.eeworld.com.cn/thread-227182-1-2.html 同样好奇

楼主说的差不多了：）

学习了

解决的办法不外乎： 　　      *加速相关仪器仪表行业标准的制定，引导行业有序、健康发展。 　　*仪表企业要提高自身产品附加值、产品竞争力。价格、技术、服务、品牌的竞争都是企业致胜的法宝，我们不能在强调价格的同时忽略了其他因素的作用。这样做，只能让企业进入停滞的死局，而最终伤害到自己企业。 　　   *群众的眼睛是雪亮的，大伙可以写写遇到的不良产品，给其他人以警戒。

license错误，搜下license怎么装吧

功能强大的板子总让人热血沸腾啊，讲得比较生动些:)

杨利伟都能出太空，有什么不放心的

看datasheet吧，具体精度需要更精确的仪器测量啊

之前vhdl多，因为verilog代码没有公开，后来verilog公开后设计也多了，而且比较接近底层，大家多的也多了，但ic验证还要会system C 等语言，要学的还很多，无论哪个设计思路和方法最重要了，想更快的跟上的话，自学下吧，包括C语言

可以分享下底板资料吗？还有其他的基本的资料,比如需要什么仿真器,留有什么接口,以及一些基本的参考例程. 不然15天是出不了东西的,板子上只有存储器,要做应用肯定要自己设计扩展板.15天做扩展板来不及,需要提前准备

加个经验分享不错

我们公司的供应商，还不错

是有些难度哦 卷上珠帘总不知（赠别）杜牧