yungsun

    1. 关于Verilog波形的一个疑问 6/2717 FPGA/CPLD 2022-12-17
      本帖最后由 yungsun 于 2022-12-17 17:26 编辑 assign  k=   vld ? (i+1) : `d0; always @(posedge clk or negedge rst_n) begin     if (rst_n == 1'd0) begin           i <= 'd0;     end     else begin           if (vld) begin                 i <= k;           end     end end   always @(posedge clk or negedge rst_n) begin     if (rst_n == 1'd0) begin           j <= 'd0;     end     else begin           if ( !vld) begin    //或者直接打一拍                 j <= i;           end     end end

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