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1. 重量级DDS范例：AD9856+EPM240+MSP430F149+ADS825 原理图+P... 42/19184 FPGA/CPLD 2015-05-13
  
  这个要顶……
2. 【TI 无线主题征集】CC1101无线模块 3/2602 无线连接 2015-05-04
  
  下来看一下，谢谢楼主哦
3. 【USB资料大集合】大量驱动源码 CY7C68013 36/10842 嵌入式系统 2012-05-31
  
  正要学习下
4. FPGA控制DM9000A芯片收发数据 24/7875 FPGA/CPLD 2011-12-16
  
  很好，正想用 ~
5. Actel 交流贴 54/25444 FPGA/CPLD 2009-10-27
  
  actel 软件资料较少，价格贵，没有逻辑分析仪。
6. Q&A工程师在线：FPGA领域相关问题，可在此提问 152/57995 FPGA/CPLD 2009-10-22
  
  在非阻塞语句中，程序顺序执行，每条代码应都占要一定的时间，如果代码较长，在一个时钟周期内执行的话，会不会出现执行不完的情况？
7. 硕士论文－基于FPGA的模糊PID控制芯片设计 59/27220 FPGA/CPLD 2009-10-21
  
  好东西，往往先
8. Q&A工程师在线：FPGA领域相关问题，可在此提问 152/57995 FPGA/CPLD 2009-10-21
  
  PLL输出的频率经过路径到达目的地后，频率会改变吗？还是只会延迟？谢谢。还有问题就是: vhdl的循环语句能在一个时钟周期内运行吗,该怎么用好循环语句？ [ 本帖最后由 hcm608 于 2009-10-21 14:59 编辑 ]
9. 电路设计[FPGA]设计经验 228/84954 FPGA/CPLD 2009-10-21
  
  都没钱啊，我的天啊
10. FPGA设计思想与经验 16/4854 FPGA/CPLD 2009-10-21
  
  要钱没有，要命一条
11. NIOS II视频教程 72/19111 FPGA/CPLD 2009-10-21
  
  没钱下载了
12. Q&A工程师在线：FPGA领域相关问题，可在此提问 152/57995 FPGA/CPLD 2009-10-21
  
  quartus 2 运行 Assignment /Timing seting 如图所示。为啥需要全局时钟约束？全局时钟约束对 PLL输出时钟有啥影响?谢谢。

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