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1. 【问题反馈】安路TangDynasty约束文件和代码排版问题 2/2488 FPGA/CPLD 2022-04-18
  
  想要添加不同约束文件可以先在Constraints上添加不同名字的约束文件夹，在不同文件夹中添加约束文件。光标放到代码前面按tab，我知道的quartus和notepad好像也不支持选中按tab。
2. 【求助】TD4.6.6-64bit无法使用ChipWatcher（逻辑分析仪）功能 4/4274 FPGA/CPLD 2022-04-18
  
  littleshrimp 发表于 2022-4-6 17:04 ChipWatcher找不到对应的信号是因为被优化了，在信号前加上(* keep *)，比如(* keep *) wire vga_den;，好 ...
  Verilog语法中应该没有相关规定，可能是不同公司为应对这种情况做的调整吧。

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