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1. 有关RTL视图的一个符号？ 2/6495 FPGA/CPLD 2011-02-24
  
  这个得结合代码分析，为什么会产生这个或逻辑呢
2. Altera 的I2C硬件接口设计（含代码和工程） 21/10427 FPGA/CPLD 2011-02-23
  
  请教一下这种资源一般在哪里找的啊。官方历程很值得学习呢，可惜这个是vhdl 的
3. ISE 入门总结 2/2997 FPGA/CPLD 2011-02-23
  
  很好的资料，虽然现在还用不上，先保存起
4. 讨论: FPGA 设计中用上升沿触发寄存器还是下降沿 2/5510 FPGA/CPLD 2011-02-23
  
  貌似有区别的，一般使用上升沿，哪里资料看到过，我再查查
5. 迅雷VIP账号获取器大家下吧 33/7906 聊聊、笑笑、闹闹 2011-02-23
  
  可以用的话很爽啊
6. EE_FPGA 2.0之【焊接宝典】最终版 61/23281 EE_FPGA学习乐园 2011-02-22
  
  楼主辛苦了，这东西确实很有用
7. FPGA 的JTAG 端口下载 8/7910 FPGA/CPLD 2011-02-22
  
  这个情况我遇到过，而且就那么热插拔了一次就把JTAG给搞坏了。
8. EE_FPGA，期待热情的你加入！ 47/13855 EE_FPGA学习乐园 2011-02-22
  
  这个我有兴趣呐
9. 看RTL视图的一点小总结 2/10375 FPGA/CPLD 2011-02-22
  
  关于减法器的原理还请大家分析分析，quartus为什么是这样做的我只是从图中自己琢磨出来的.....
10. 调查: 设计FPGA, 使用VHDL 多还是使用verilog多? 10/5097 FPGA/CPLD 2011-02-22
  
  我们这边基本都是verilog的，夏老师的书上不是说：从发展趋势看verilog比VHDL有更宽广的前途
11. 各种常用接口电平比较 11/6141 FPGA/CPLD 2011-02-17
  
  很有用的资料，思路清晰！
12. 华山论剑：时序约束讨论 10/5883 FPGA/CPLD 2011-02-16
  
  恩，学习了，得引起重视！
13. 一段vorilog 代码看不懂，望帮忙解答 5/4055 FPGA/CPLD 2011-02-16
  
  关键看懂这句 reg [7:0] ram[63:0]; 这是verilog语言里面描述数组的概念。reg [7:0] 定义了存储器中每个存储单元的大小，即ram是一个8位的寄存器。ram后面的[63:0]定义了有64个这样的寄存器，可以理解为地址。参考夏老师的书memory型的介绍。这样就可以理解上面的代码了，输入了一个地址addr，输出了这个地址的数据assign q = ram[addr_reg];
14. 华山论剑：时序约束讨论 10/5883 FPGA/CPLD 2011-02-16
  
  夏老师亲自解答真是感激不尽....:) 话说我们这边调试FPGA的程序仿真做的比较少，由于程序不大，资源有余，一般都是直接上板子用signaltap直接观察寄存器值。功能仿真我做过一些，时序仿真就没用过了。这里，我搜索了下RTL仿真和布局布线后仿真的含义，一直都没搞清楚的。前仿真，也称为RTL级仿真或功能仿真。通过HDL仿真器验证电路逻辑功能是否有效，在前仿真时，通常与具体的电路实现无关，没有时序信息。后仿真也叫门级仿真、时序仿真、带反标的仿真，需要利用局部布线后获得的精确延迟参数和网表进行仿真、验证网表的功能和时序是否正确。具体到quartus软件上就是Function simulation和Timing simulation ,以及RTL simulation 和 Gate level simulation 。
15. DE2平台应用及DSP Builder技术-------内部资料 18/5584 FPGA/CPLD 2011-02-16
  
  这个貌似我有啊 [ 本帖最后由 shinexqq 于 2011-2-16 09:37 编辑 ]
16. Quartus II中管脚上拉电阻（弱上拉）的设置方法 10/11619 FPGA/CPLD 2011-02-16
  
  这个应该是负载电容的问题，在另一个帖子里看到了，我是一直没处理.. 22.Warning:Found xx output pins without output pin load capacitance assignment 原因：没有给输出管教指定负载电容解决方法：该功能用于估算TCO和功耗，可以不理会，也可以在Assignment Editor中为相应的输出管脚指定负载电容，以消除警告
17. 《智能家居系统》使用芯片手册。 32/14318 DIY/开源硬件专区 2011-02-15
  
  有点意思的活
18. Quartus II中管脚上拉电阻（弱上拉）的设置方法 10/11619 FPGA/CPLD 2011-02-15
  
  如果你是初学的话可以到altera的官网下载网络版，肯定能安装。我也用了很久的网络版，项目也做完一个了，一般够用了！要破解版的话，google上搜quartus 骏龙破解，多找几个总能找到可用的，别个给你传2G左右的东东，也不知道要传多久啊
19. Quartus II中管脚上拉电阻（弱上拉）的设置方法 10/11619 FPGA/CPLD 2011-02-15
  
  说到这，可以介绍下这个warning不？一般是怎么处理的啊？ Warning: Found 42 output pins without output pin load capacitance assignment
20. 华山论剑：时序约束讨论 10/5883 FPGA/CPLD 2011-02-15
  
  我还停留在初始阶段，使用的才20M的系统时钟，用做编码器的数据采集接口。在Classic Timing Analysis setting 的 individual clock中对主要的几个时钟信号约束就可以了。当抛砖引玉，请大家谈谈体验感受...

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