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    1. Verilog问题 5/3633 FPGA/CPLD 2015-08-25
      okhxyyo 发表于 2015-8-24 09:19 …那是初始态阿
      也想过是初始态，从上个状态保持下来的，但是这样最后红线的部分貌似不对。。。。。。。。
    2. Verilog问题 5/3633 FPGA/CPLD 2015-08-24
      okhxyyo 发表于 2015-8-20 10:09 你的图里面箭头指向下一个状态的时候，上方不是有写k1，k2的状态是什么么。这就是阿
      图中红线的箭头上边没标啊？你看第一行红色部分，state
    3. verilog问题 10/4287 FPGA/CPLD 2015-08-06
      zhanghuaihe01 发表于 2015-8-6 11:49 第一个问题,‘键是enter键左边的那个,第二个问题 define的定义你可以从verilog或者C语言的书里面去看,或者 ...
      谢谢。。。。。。。。。
    4. verilog问题 10/4287 FPGA/CPLD 2015-08-05
      okhxyyo 发表于 2015-8-5 13:09 …问题问清楚大家才有办法给你解答
      恩，是自己大意，图片没上传。。现在已经上传了。。。。。
    5. verilog问题 10/4287 FPGA/CPLD 2015-08-05
      白丁 发表于 2015-8-5 12:43 说的什么呢，什么第几行第几行的？
      是自己粗心。现在已经上传图了。。。。。。。
    6. verilog问题 10/4287 FPGA/CPLD 2015-08-05
      chenzhufly 发表于 2015-8-5 11:53 不知所云
      是自己粗心了。现在图片已经上传了。。。。。。
    7. verilog问题 10/4287 FPGA/CPLD 2015-08-05
      wsxzaq 发表于 2015-8-5 11:46 楼主能说的详细吗？最好能提供个截图什么的
      不好意思，是自己图没传上去，现在已经传上去了。。。。。
    8. synplify pro 2/2305 FPGA/CPLD 2015-08-05
      ljj3166 发表于 2015-8-5 10:41 没有，帮顶。
      谢谢，网上下载几个版本不知道为什么破解一直不行。。。。。。。

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