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1. 为什么EPM570会被程序弄死？ 5/4157 FPGA/CPLD 2014-03-28
  
  电源是否正常？IO电平是否与外界电平冲突？有无设置默认三态？有无带电插拔？
2. 关于 Quartus II 13.1中调用ModelSim-Altera 10.1d 报错问... 16/24373 FPGA/CPLD 2014-03-17
  
  这里有一个modelsim使用教程，建议楼主不要使用altera自带的modelsim了。
3. 从C语言到FPGA高手，我是怎么炼成的（转） 25/8168 FPGA/CPLD 2014-02-26
  
  像楼主学习！
4. SDRAM串口实验之依样画葫芦（verilog） 72/25638 FPGA/CPLD 2013-12-18
  
  嗯，我看过你的代码，那两个地方我确实没注意。你那个64ms刷新，第二个时间清零处多了个1。我的代码在自己的板子上跑过，是没有出现你那样的问题的。
5. SDRAM串口实验之依样画葫芦（verilog） 72/25638 FPGA/CPLD 2013-12-17
  
  哦，那你先做做版主的其他实验，熟悉一下软件和语言。另外，可以考虑把相位改成9.5ns试试。
6. SDRAM串口实验之依样画葫芦（verilog） 72/25638 FPGA/CPLD 2013-12-13
  
  或者你把原理图以及代码给我，我帮你改改也可以，但是不保证成功哦
7. SDRAM串口实验之依样画葫芦（verilog） 72/25638 FPGA/CPLD 2013-12-08
  
  SDRAM的参数还是挺多的，建议你看看我上传的那个展讯的文档。另外板子不一样，时序约束也略有区别，时序约束比较长，几句话也说不完，如果你确定其他地方没有问题，可以尝试调整一下SDRAM时钟的相位，然后再编译烧写一下试试。
8. SDRAM串口实验之依样画葫芦（verilog） 72/25638 FPGA/CPLD 2013-11-27
  
  sorry,最近太忙，回复晚了。邮件已经发送！
9. SDRAM串口实验之依样画葫芦（verilog） 72/25638 FPGA/CPLD 2013-11-24
  
  已经发送，如有问题，可在论坛里交流。
10. SDRAM串口实验之依样画葫芦（verilog） 72/25638 FPGA/CPLD 2013-11-17
  
  已发送，请查收
11. SDRAM串口实验之依样画葫芦（verilog） 72/25638 FPGA/CPLD 2013-11-09
  
  咦，美女！求交往:tongue::tongue: 邮件已发送，请留意查收！ [ 本帖最后由 luyaker 于 2013-11-9 11:23 编辑 ]
12. SDRAM串口实验之依样画葫芦（verilog） 72/25638 FPGA/CPLD 2013-10-29
  
  下面我来谈一下如果换SDRAM并且更改时钟频率，应该怎么修改。我们的开发板用的SDRAM型号是HY57V561620T，是一个4Banks x 4M x 16Bit的芯片（256M），通过查手册可以找到它有13个row，9个column（手册第2页Row Address: RA0 ~ RA12, Column Address: CA0 ~ CA8）。我们的开发板晶振是48M的，倍频之后频率98MHz，在我上传的例程里这个时钟添加一个相移作为SDRAM时钟。现在如果我们想把SDRAM换成睿智开发板里的HY57V641620E，1M x 4Bank x16bit的芯片（64M），在芯片手册里类似前面的表格查得它有12个row，8个column。睿智的开发板晶振是50MHz的，倍频之后频率100MHz，我们想用这个时钟作为SDRAM的时钟。应该怎么弄？首先，时钟频率要修改一下，即修改一下verilog里面PLL模块，在Quartus II里面点击Megawizard Plug-in Manager，选择edit an existing…选项，next，双击PLL_CTL.v，出现which device speed grade will you be using？我们用的IC是EP4CE6E22C8，其中C8表示我们用的芯片速度等级是8，所以这里选8.具体EP4CE6E22C8这个名称是什么意思，可以查阅官网的handbook。 what is the frequency of input clk0？其实是问晶振时钟多少，我们用的是48MHz晶振，所以例程里选48MHz，现在我们要改为50MHz。 which output clk will be compensate for ？选C0，啥意思？我也不清楚。 next，勾选creat an 'areset' input to asynchronously reset the PLL，意思是产生areset引脚，作为PLL异步复位的东东，你可以接到FPGA的复位引脚上，也可以不选。勾选creat ‘locked’ output，具体意思我也忘了，自己看对话框右上角的documentation吧。其他不选。 next，next，next，next，next。直到c1-core/external output clock。从标题可以看出这是在设置c1这个时钟，我们设置c1为100MHz，用于FPGA内部逻辑。目前actual setting显示是50MHz，是我们的初始时钟，点击clock multiplication factor后面的上下箭头，将clock multiplication factor调成2，可以看到actual setting变成了100MHz，其他不变，next。设置c2-core/external output clock，同样，再点击clock multiplication factor后面的上下箭头，将clock multiplication factor调成2，可以看到actual setting变成了100MHz，clock phase shift 我们先随意设置一个值，例如6.3ns，这个时钟是输出到SDRAM上作为SDRAM的时钟的，最好输出到FPGA的PLL_OUT引脚。我们斑竹的板子没有输出到FPGA的PLL_OUT引脚，所以出现了一个警告，但是在这个板子上不影响使用。其他不变，finish。即完成了时钟设置。需要说明的是，c2-core/external output clock设置clock phase shift，我们随意设置成了6.3ns，这个后面我们要修改的，之所以，现在不设置好，是因为我们现在不知道设成多少合适。第二步，我们把row和column修改一下。这个要修改的地方比较多，千万不要漏了。时间关系，先写到这里，希望大家多多支持。 [ 本帖最后由 luyaker 于 2013-10-29 19:48 编辑 ]
13. 【低功耗】SRAM、SDRAM的Verilog模型 17/6471 FPGA/CPLD 2013-10-29
  
  多谢分享
14. SDRAM串口实验之依样画葫芦（verilog） 72/25638 FPGA/CPLD 2013-10-28
  
  马上发给你，请留意查收，如有问题，可在论坛上问我
15. SDRAM串口实验之依样画葫芦（verilog） 72/25638 FPGA/CPLD 2013-10-24
  
  还有一个100MHz verilog版本的FPGA控制SDRAM，在睿智开发板上跑通过了，需要的可以留邮箱，前十个必回，十个以后不保证。
16. SDRAM串口实验之依样画葫芦（verilog） 72/25638 FPGA/CPLD 2013-10-22
  
  看来大家响应不积极啊，顿时木有动力了。。。上传一个教程，基本SDRAM的问题都可以解决了。
17. Cyclone IV 体验点滴之PL2003电路测试 4/4497 FPGA/CPLD 2013-09-09
  
  LZ好办法！:)
18. 自己编写的一个verilog串并转换程序，总是出现语法错误，不知道是什么原因，求助 2/4803 FPGA/CPLD 2013-09-06
  
  你双击一下错误，就会显示哪一行错了，不过显示得不太准，一般不是那一行就是上线那两行。如果你编译后删了几行的话，双击之后，显示的就是原本没删前错误的那行。如果不懂错误提示，就选中错误提示按F1，或者把提示copy一下，然后百度。另外，不要有中文空格，这个错误是最难找的。:)
19. 更新《NiosII嵌入式系统开发手册》与《NiosII嵌入式系统开发平台》 94/23162 FPGA/CPLD 2013-08-25
  
  坑爹，啥玩意儿
20. 《看一个TI老工程师如何驯服精密放大器》点评有礼！ 342/54855 模拟与混合信号 2013-08-23
  
  sorry,木有看清楚。。。:shy: :shy:

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