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1. Espier2.00开发板上架 9/5346 FPGA/CPLD 2013-12-31
  
  想入一块，求版大包邮啊～
2. 收发器在接收端为什么要采用一个bitslip模块以及该模块的实现 4/8980 FPGA/CPLD 2013-10-07
  
  谢谢啊～看了几遍代码慢慢理解了。这里还有个问题，为什么会产生bit偏移这种现象呢？在PCB布线的时候收发器的数据线和时钟线的走线延迟不是相同的吗，是不是时钟skew导致的数据位偏移?
3. FPGA的时钟脚分配以及时钟网络的疑惑 7/8477 FPGA/CPLD 2013-08-22
  
  谢谢版大的耐心指教！弱弱地问一下，我这里FPGA的时钟也就是外部晶振的输入脚比如是PIN1，我给DDR3分配了一个时钟脚是PIN2，这个PIN2脚是GCLK(之所以分配PIN2是因为硬核各个功能脚和PIN2在一个bank，和PIN1不在一个bank)。那这里这个PIN2脚的频率和外部晶振输入PIN1脚的频率有没有关系，它们是相等的关系吗? 因为我在进行管脚分配的时候只能用PIN2这个全局时钟作为DDR3的参考时钟了，所以想知道这个PIN2脚和PIN1脚的时钟频率是否相等，是不是可以直接用？还是说必须通过quartus这个软件里面设置一下这个PIN2脚的输出频率？不知道意思有没有说清楚，麻烦版大了！:Cry: 真心谢谢版大的指导啊
4. FPGA的时钟脚分配以及时钟网络的疑惑 7/8477 FPGA/CPLD 2013-08-22
  
  版大求指点:Cry:
5. FPGA的时钟脚分配以及时钟网络的疑惑 7/8477 FPGA/CPLD 2013-08-22
  
  谢谢版大。我理解一下～还不是很明白，如果我给DDR3的时钟是一个全局时钟的话，编译能过了。但是这个全局时钟的频率是怎么算的呢？是和这块FPGA的输入时钟相同吗，还是需要在软件里面额外设置这个全局时钟的频率？是不是这个全局时钟就等同于这块FPGA的输入时钟?
6. FPGA的时钟脚分配以及时钟网络的疑惑 7/8477 FPGA/CPLD 2013-08-22
  
  是不是问题太傻了:faint:
7. writing_testbenches_2rd 好书分析 453/55244 FPGA/CPLD 2013-07-25
  
  学习学习!
8. 【设计工具】《深入浅出玩转FPGA》PDF 光盘资料 2775/202598 FPGA/CPLD 2013-07-24
  
  谢谢lz！:)
9. DDR3 with UniPHY的Avalon-MM接口控制应该怎么设计 3/5618 FPGA/CPLD 2013-07-22
  
  谢谢版大。这个版本好像只有带Avalon接口的，所以还是得继续看@@:faint:
10. Modelsim仿真Loading时出现错误" Nodebug designs a... 5/3522 FPGA/CPLD 2013-07-22
  
  恩，好多地方都不是非常清楚。还请版大多指教啊
11. Modelsim仿真Loading时出现错误" Nodebug designs a... 5/3522 FPGA/CPLD 2013-07-22
  
  是这样的！谢谢版大
12. 【FIFO】【高清】【抢先下载】 957/98483 FPGA/CPLD 2013-07-18
  
  xiexie lx:pleased:

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