准备好好学习下，先谢谢楼主{:1_138:}

楼主好样的

既懂电路，又懂爱情，的确不错，但是你是不是应该可以去当和尚了:)

loganhe 发表于 2014-4-30 10:05 您好，我是夏老师的学生，虽然用Labview编写FPGA程序我不是很熟（网上有相关的书，但很少），但我想很多 ...

        你好，请问ISE中添加时序约束时，分global和expection，global下的input是不是只能用在外部输入给FPGA的pin脚与同步的register之间， output约束用在FPGA的内部register到输出pin。这类约束是不是对所有这类路径的统一约束？有没有对单个某一条路径约束的情况可用，是不是要在UCF文件中去添加约束？        还有我想在内部的某一条register to register 路径上添加约束，希望加入一个(类似maxdelay的)mindelay, 这个能否实现？        谢谢学长指点一下  

夏老师好，我是一名学生，我想问一下关于ise的时序约束问题，能否给设计中的某一条register to register 路径添加最小延迟的约束，是否有类似maxdelay的mindelay可用，先谢谢老师

祁东杰 发表于 2014-5-6 22:24 能问一下是时钟是怎么出问题的吗？最近也遇到这个问题，各种搞不定。

是testbench中的always # 1 clk=~clk;设计出的问题，这样设计的话，时钟频率是1000/2=500Mhz，如果改为 # 4的话，时钟频率就变为1000/8=125mhz了，这就是我出现ERROR的原因，不知道对你有没有帮助。

问题已解决，在于testbench的仿真时钟有问题

gh131413 发表于 2014-4-23 09:56 这是作什么的节奏，编译错误……

这是ISE调用modelsim仿真时出现的错误

你好，我也仿真遇到了这个问题，您解决了吗

xilinx的浮点乘法器IP核是流水线方式工作的吗，为什么我试了下，结果不是流水线的